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<p>본 발명은 오염의 발생과 이웃하는 패턴을 연결하는 브릿지의 발생을 방지할 수 있는 반도체 메모리 소의 실린더형 캐패시터 하부전극 형성 방법에 관한 것으로, 실린더형 캐패시터 하부전극의 사이드월 형성을 위한 식각 과정에서 스크라이브 라인 영역에 오염 발생을 방지하기 위한 감광막 패턴을 형성하고, 셀 영역에 잔류하는 감광막을 제거한 다음 사이드월 형성을 위한 전면식각을 실시하여 이웃하는 하부전극 간의 연결을 방지하는데 그 특징이 있다.</p> |
