| 主权项 |
2.如申请专利范围第1项所述之一种测试快速记忆体之测试电路,其中所述测试电路之延迟,系可藉由调变一RC网路中的电容値而将延迟空窗中之时间量加以改变,以执行读取或写入之操作。3.如申请专利范围第1项所述之一种测试快速记忆体之测试电路,其中所述之同步脉冲系可用一设定之频率而重复发生,该频率系由一测试器时脉所加以设定者。4.如申请专利范围第3项所述之一种测试快速记忆体之测试电路,其中所述之测试器时脉频率,乃系比该记忆体晶片之操作频率更慢者。5.一种运用于测试快速记忆体之测试电路,介于慢速之测试器和高速记忆体间,系包括有:一测试电路,乃装置于一记忆体晶片上,系有一输出端及输入端者;一记忆体同步脉冲,系连接于前述之测试电路的输入端中;前述之测试电路的输出端,系连接于该记忆体晶片中之时脉控制讯号者;一时脉电路,系连接于前述之输入端,用以产生前述同步脉冲中一后段边缘的延迟;前述之同步脉冲后段边缘的延迟,乃系与该同步脉冲相组合,藉以产生一记忆体晶片所需之一操作时脉者。6.如申请专利范围第5项所述之运用于测试快速记忆体之测试电路,其中所述之同步脉冲后段边缘的延迟,系能够被加以程式化,以产生一记忆体晶片之操作时脉;藉由改变一RC网路中的电容値即可产生比测试器短之时脉。7.如申请专利范围第5项所述之运用于测试快速记忆体之测试电路,其中所述之测试器讯号,要比测试一高速记忆体所需之时脉讯号要慢许多。8.一种测试高速记忆体之方法,系配合有一慢速之测试器,其步骤包括有:(a)在一晶圆中之记忆体晶片上形成一测试电路;(b)将前述之测试电路连接于该记忆体晶片中之时脉电路;(c)检测该晶圆,并将一测试器连接于该记忆体晶片上;(d)以测试器之时脉讯号将记忆体晶片中之时脉加以时脉化;(e)将该记忆体晶片中所输出之同步脉冲,连接于该测试电路之输入端;(f)将该同步脉冲由该测试电路之输入端,加以通过至输出端;(g)将该同步脉冲之后段边缘加以延迟;(h)致能该测试电路;(i)将该同步脉冲之延迟后段边缘连接至该测试电路之输出端(j)将该同步脉冲之延迟后段边缘与该同步脉冲相结合;(k)在该测试电路之输出端形成一时间延迟空窗;及(l)以该时间延迟空窗执行该记忆体晶片之测试。9.如申请专利范围第8项所述之一种测试高速记忆体之方法,其中步骤(c)所述之检测晶圆动作,系可以运用连接一记忆体模组以测试一封装完毕之记忆体晶片的方式所取代者。10.如申请专利范围第8项所述之一种测试高速记忆体之方法,其中该同步脉冲之后段边缘的延迟,系比测试器之时脉周期较少者。11.如申请专利范围第8项所述之一种测试高速记忆体之方法,其中所述之同步脉冲后段边缘的延迟,系形成一领先边缘状态,而该状态系于下一个测试周期中该测试电路所输出之讯号上。12.如申请专利范围第8项所述之一种测试高速记忆体之方法,其中所述之同步脉冲后段边缘的延迟,系可被完成于一时脉电路中,而该时脉电路对于讯号领先边缘为快速通过,落后边缘则加以延迟。13.如申请专利范围第8项所述之一种测试高速记忆体之方法,其中所述之同步脉冲后段边缘的延迟,系可被完成于一时脉电路之电阻电容(RC)延迟网路中,而该延迟特性之调变,系可藉由选择不同之电容値而达成者。图式简单说明:图一系为本发明中所述之一测试器(tester)与一记忆体晶片相连接之连接示意图。图二A系为本发明中所述之测试电路(test circuit)之电路元件连接图。图二B系为本发明中该测试电路之时脉电路(timercircuit)的电路图。图三系为本发明中该测试电路之重要运算的时序波形图。图四系为本发明中使用该测试电路之记忆体晶片中有关于操作测试之流程图。 |
