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Zum Lesen und Schreiben binärer Information an einem Speicherzellenfeld, das eine matrixförmige Anordnung aus Zeilen und Spalten von Speicherzellen bildet, ist eine Mehrzahl von Schreib/Lese-Schaltungen (LV2) vorgesehen, deren jede ein Latch-Flipflop (T1-T4) mit mindestens einem Datenanschluß (BA, BB) enthält, der einerseits mit einer zugeordneten, spaltenbezogenen Bitleitung und andererseits über eine Torschaltung (T7, T8) mit einer Datenleitung (DA, DB) verbunden ist. Der Zugriff auf die betreffende Bitleitung erfolgt durch ein die Torschaltung aufsteuerndes Spalten-Auswahlsignal (SAS). Zur Erleichterung des Schreibbetriebs ist eine Schalteinrichtung (T9) vorgesehen, die nach Erregung einer beliebigen zeilenbezogenen Wortleitung die Stromversorgung der für einen Zugriff ausgewählten Latch-Flipflops (T1-T4) ab einem Zeitpunkt unterbricht, der nicht früher ist, als bis das betreffende Latch-Flipflop einen den Informationsinhalt der zugegriffenen Speicherzelle anzeigenden Zustand eingenommen hat, und der spätestens in das aktive Intervall des betreffenden Spalten-Auswahlsignals fällt.
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