| 主权项 |
1.一种具有低介电常数介电层之双重镶嵌的形成方法,该方法至少包括下列步骤:形成黏着层于一导电插塞之上表面,其中该导电插塞位于一半导体基底之介电层中;形成介电常数约为2.9~3.1之第一低介电常数介电层于该黏着层之上表面;利用微影蚀刻技术,除去位于该导电插塞正上方的部份该第一低介电常数介电层,以形成一介层洞;形成第二低介电常数介电层于该第一低介电常数介电层之上,并填入该介层洞中,其中该第二低介电常数介电层之介电常数小于该第一低介电常数介电层之介电常数;利用微影蚀刻技术,除去部份该第二低介电常数介电层以及该黏着层,以形成一渠沟并暴露出部份该导电插塞之上表面;以及形成一层金属薄膜于该第二低介电常数介电层上,并填入该渠沟中。2.如申请专利范围第1项之方法,其中上述介电层之材质可选自下列所组成群集之一:SiLK、FLARE或其任意组合。3.如申请专利范围第1项之方法,其中上述黏着层之材质包含氮化矽或碳化矽。4.如申请专利范围第1项之方法,其中上述黏着层之厚度约为200~1000埃。5.申请专利范围第1项之方法,其中上述黏着层之形成方法包含电浆增强式化学汽相沉积法(PECVD)。6.如申请专利范围第1项之方法,其中上述第一低介电常数介电层之厚度约为2000~10000埃。7.如申请专利范围第1项之方法,其中上述第一低介电常数介电层之材质可选自下列所组成群集之一:FSG、SiOxCy、黑钻石(black diamond)或其任意组合。8.如申请专利范围第1项之方法,其中上述第一低介电常数介电层之形成方法包含化学汽相沉积法(CVD)。9.如申请专利范围第1项之方法,其中上述第二低介电常数介电层之厚度约为2000~10000埃。10.如申请专利范围第1项之方法,其中上述第二低介电常数介电层之材质可选自下列所组成群集之一:SiLK、FLARE或其任意组合。11.如申请专利范围第1项之方法,其中上述第二低介电常数介电层之形成方法包含旋涂法(spin on)。12.如申请专利范围第1项之方法,其中上述第二低介电常数介电层之介电常数约为2.6~2.7。13.如申请专利范围第1项之方法,其中上述第二低介电常数介电层与该第一低介电常数介电层之蚀刻选择比大于20。14.如申请专利范围第1项之方法,其中上述金属薄膜之材质包含铜。15.如申请专利范围第1项之方法,其中在形成该金属薄膜前,更包括形成一阻障层于该渠沟中。16.如申请专利范围第15项之方法,其中上述阻障层之材质可选自下列所组成群集之一:Ta、TaN、TiN、TiW、Ti或其任意组合。17.如申请专利范围第15项之方法,其中在形成该阻障层之后,更包括形成晶种层(seeding layer)于该阻障层上表面。18.如申请专利范围第17项之方法,其中上述晶种层之材质包含与该金属薄膜相同之材质。19.一种具有低介电常数介电层层之双重镶嵌的形成方法,该方法至少包括下列步骤:形成黏着层于一导电插塞之上表面,其中该导电插塞位于一半导体基底之介电层中;形成介电常数约为2.9~3.1之第一低介电常数介电层于该黏着层之上表面;利用微影蚀刻技术,除去位于该导电插塞正上方的部份该第一低介电常数介电层,以形成一介层洞;形成第二低介电常数介电层于该第一低介电常数介电层之上,并填入该介层洞中,其中该第二低介电常数介电层之介电常数小于该第一低介电常数介电层之介电常数;利用微影蚀刻技术,除去部份该第二低介电常数介电层以及该黏着层,以形成一渠沟并暴露出部份该导电插塞之上表面;形成阻障层于该第二低介电常数介电层上,并填入该渠沟中;形成晶种层(seeding layer)于该阻障层上表面;以及形成一层金属薄膜于该晶种层上。20.如申请专利范围第19项之方法,其中上述黏着层之材质包含氮化矽或碳化矽。21.如申请专利范围第19项之方法,其中上述黏着层之厚度约为200~1000埃。22.如申请专利范围第19项之方法,其中上述黏着层之形成方法包含电浆增强式化学汽相沉积法(PECVD)。23.如申请专利范围第19项之方法,其中上述第一低介电常数介电层之厚度约为2000~10000埃。24.如申请专利范围第19项之方法,其中上述第一低介电常数介电层之材质可选自下列所组成群集之一:FSG、SiOxCy、黑钻石(black diamond)或其任意组合。25.如申请专利范围第19项之方法,其中上述第一低介电常数介电层之形成方法包含化学汽相沉积法(CVD)。26.如申请专利范围第19项之方法,其中上述第二低介电常数介电层之厚度约为2000~10000埃。27.如申请专利范围第19项之方法,其中上述第二低介电常数介电层之材质可选自下列所组成群集之一:SiLK、FLARE或其任意组合。28.如申请专利范围第19项之方法,其中上述第二低介电常数介电层之形成方法包含旋涂法(spin on)。29.如申请专利范围第19项之方法,其中上述第二低介电常数介电层之介电常数约为2.6~2.7。30.如申请专利范围第19项之方法,其中上述第二低介电常数介电层与该第一低介电常数介电层之蚀刻选择比大于20。31.如申请专利范围第19项之方法,其中上述阻障层之材质可选自下列所组成群集之一:Ta、TaN、TiN、TiW、Ti或其任意组合。32.如申请专利范围第19项之方法,其中上述晶种层之材质包含铜或铜合金。33.如申请专利范围第19项之方法,其中上述金属薄膜之材质包含铜。图式简单说明:第一图为半导体晶片之截面图,显示根据传统技术在半导体基底上依序形成导电插塞、第一氮化矽层、第一低介电常数介电层、第二氮化矽层、第二低介电常数介电层,再以连续两道微影与蚀刻技术形成一开口之步骤;第二图为半导体晶片之截面图,显示根据传统技术形成一层铜薄膜,然后利用化学机构研磨法(ChemicalMechanical Polishing; CMP)对所述铜薄膜进行研磨,以形成铜导线之步骤;第三图为半导体晶片之截面图,显示根据本发明之一实施例在半导体基底上依序形成导电插塞、黏着层、第一低介电常数介电层、第一光层之步骤;第四图为半导体晶片之截面图,显示根据本发明之一实施例利用第一光阻层为罩幂,除去部份第一低介电常数介电层,然后形成第二低介电常数介电层以及第二光阻层之步骤;以及第五图为半导体晶片之截面图,显示根据本发明之一实施例利用第二光阻层为罩幂,险去部份第二低介电常数介电层以及黏着层,以形成一渠沟,然后形成一层金属薄膜并对其进行研磨,以形成金属导线的步骤。 |
