| 主权项 |
1.一种半导体装置,为由半导体基板、埋设绝缘层及SOI层形成之SOI构造,其特征为具备:设在前述SOI层之各形成有预定元件之复数元件形成区域;设在前述SOI层之将前述复数元件形成区域间予以绝缘隔离的元件隔离区域;以及设在前述SOI层之能由外部固定电位的基体区域,而前述元件隔离区域中至少一部分的区域含有由设于上层部之部分绝缘区域与存在于下层部之前述SOI层之一部分的半导体区域所构成的部分隔离区域,又前述半导体区域是接于前述复数之前述元件形成区域中之至少一元件形成区域及前述基体区域而形成。2.如申请专利范围第1项之半导体装置,其中,前述复数之元件形成区域含有第1元件用的复数第1元件形成区域与第2元件用的复数第2元件形成区域,前述元件隔离区域复包含具有贯通前述SOI层之完全绝缘区域的完全隔离区域,又前述部分隔离区域含有第1及第2部分隔离区域;以及前述复数第1元件形成区域各为由前述第1部分隔离区域使其元件隔离,前述复数第2元件形成区域各为由前述第2部分隔离区域使其元件隔离,以及前述复数第1元件形成区域与前述复数第2元件形成区域为由前述完全隔离区域使其元件隔离。3.如申请专利范围第1项之半导体装置,其中,前述复数元件形成区域含有第1电路用的复数元件形成区域与第2电路用的复数元件形成区域;而前述第1电路用的复数元件形成区域为由贯通前述SOI层之完全隔离区域使其元件隔离,又前述第2电路用的复数元件形成区域为由前述部分隔离区域使其元件隔离。4.如申请专利范围第1至第3项中任一项的半导体装置,其中,前述复数元件形成区域含有预定电路用元件形成区域与该预定电路以外的电路用元件形成区域;而前述预定之电路用元件形成区域与前述其他电路用元件形成区域为由贯通前述SOI层之完全隔离区域使其元件隔离。5.如申请专利范围第1至第3项中任一项的半导体装置,其中,前述元件隔离区域含有复数元件隔离区域,而前述复数元件隔离区域之至少一区域为以预定形成宽度相对于前述半导体基板的表面大约垂直地延伸而形成。6.一种半导体装置,为由半导体基板、埋设绝缘层及SOI层形成之SOI构造的半导体装置,具备:设在前述SOI层之各形成有预定元件的复数元件形成区域;设在前述SOI层之将前述复数元件形成区域间予以绝缘隔离的元件隔离区域;以及能由外部固定电位的基体区域,而前述基体区域以接于前述复数元件形成区域之中至少一元件形成区域的表面或后面的方式形成。7.如申请专利范围第1项之半导体装置,其中,前述元件隔离区域之中至少一部分的区域含有贯通前述SOI层之完全绝缘区域与前述部分隔离区域为连续形成的复合隔离区域。8.如申请专利范围第7项之半导体装置,其中,前述部分隔离区域的上面为无凹凸均一地加以形成。9.如申请专利范围第7项之半导体装置,其中,前述复合隔离区域之前述半导体区域之膜厚为设定在前述SOI层之膜厚的1/2以下。10.如申请专利范围第7项之半导体装置,其中,前述复合隔离区域之前述完全绝缘区域的形成宽度为设定在前述复合隔离区域全体之形成宽度的1/2以下。11.如申请专利范围第1项之半导体装置,其中,前述元件隔离区域包含具有贯通前述SOI层之完全绝缘区域的完全隔离区域;前述复数之元件形成区域含有互相邻接而形成之输入出NMOS电晶体形成区域及输入出PMOS电晶体形成区域;前述完全隔离区域至少为形成在前述输入出NMOS电晶体形成区域与前述输入出PMOS电晶体形成区域之边界附近区域。12.如申请专利范围第11项之半导体装置,其中,前述元件形成区域复含有邻接输入出NMOS电晶体形成区域或PMOS电晶体形成区域而形成之内部电路形成区域;前述完全隔离区域为再形成于前述输入出NMOS电晶体形成区域及前述输入出PMOS电晶体形成区域之中与前述内部电路形成区域邻接配置之区域与前述内部电路形成区域的边界附近区域。13.如申请专利范围第1项之半导体装置,其中,前述元件隔离区域含有包含贯通前述SOI层之完全绝缘区域的完全隔离区域;前述复数元件形成区域含有互相邻接而形成的NMOS电晶体形成区域及PMOS电晶体形成区域;前述完全隔离区域为形成在前述NMOS电晶体形成区域与前述输入出PMOS电晶体形成区域之边界附近之前述PMOS电晶体形成区域内的完全隔离区域形成处所;以及前述部分隔离区域为形成在前述NMOS电晶体形成区域的周边区域及前述完全隔离区域形成处所以外之前述NMOS电晶体形成区域的周边区域。14.如申请专利范围第1项之半导体装置,其中,前述复数元件形成区域含有第1导电型电晶体形成区域;前述部分隔离区域含有围绕前述电晶体形成区域之周围而形成的周边部分隔离区域;以及前述基体区域含有围绕前述周边部分隔离区域之周围而形成之第2导电型周边基体区域。15.如申请专利范围第1项之半导体装置,其中,前述复数之元件形成区域含有MOS电晶体形成区域;前述基体区域含有邻接于前述MOS电晶体形成区域之源极区域而形成之邻接基体区域;又具备共同连接于前述源于区域及前述源极邻接基体区域之电位设定区域。16.如申请专利范围第1项之半导体装置,其中,前述部分隔离区域之半导体区域含有第1及第2部分半导体区域,而前述第1部分半导体区域之不纯物浓度系设定成比前述第2部分半导体区域之不纯物浓度为高。17.如申请专利范围第1项之半导体装置,其中,前述复数之元件形成区域含有第1导电型的MOS电晶体形成区域,前述部分隔离区域之前述半导体区域含有第2导电型的区域;前述部分隔离区域之前述半导体区域的不纯物浓度的尖峰相较于在前述MOS电晶体形成区域内接于前述半导体区域而形成之汲极/源极区域的不纯物浓度的尖峰,其自前述SOI层之表面算起的深度系设定得较深。18.如申请专利范围第1项之半导体装置,其中,前述复数元件形成区域含有MOS电晶体形成区域;前述MOS电晶体形成区域之通道形成区域之不纯物浓度的尖峰相较于前述部分隔离区域之前述半导体区域的不纯物浓度的尖峰,其自SOI层之表面算起的深度系设定得较深。19.如申请专利范围第1项之半导体装置,其中,前述部分隔离区域底面之角部的曲率半径系设定成比于表面之角部的曲率半径为大。20.如申请专利范围第7项之半导体装置,其中,前述复合隔离区域之绝缘隔离区域与部分绝缘区域间形成的段差部之曲率半径系比部分绝缘区域底面之角部的曲率半径为小。21.如申请专利范围第1项之半导体装置,其中,前述元件隔离区域包含具有贯通前述SOI层之完全绝缘区域的完全隔离区域;复具备形成在前述SOI层之上层部之电感形成区域的电感成分,又前述完全隔离区域为形成在前述电感形成区域的下方。22.如申请专利范围第1项之半导体装置,其中,前述复数元件形成区域含有MOS电晶体形成区域,前述基体区域含有电气连接于在前述MOS电晶体形成区域形成之MOS电晶体的闸极之闸极连接基体区域;以及前述部分隔离区域为围绕前述MOS电晶体形成区域的周围而形成。23.一种半导体装置,为由半导体基板、埋设绝缘层及SOI层形成之SOI构造的半导体装置,具备:设在前述SOI层之形成有预定元件的元件形成区域;设在前述SOI层之围绕前述元件形成区域的周围而形成之周边元件隔离区域,而前述周边元件隔离区域含有由设在上层部之部分绝缘区域与存在于下层部之前述SOI层之一部分的半导体区域所构成的部分隔离区域;以及前述半导体区域系接于至少一个前述元件形成区域而形成,并设定成浮动状态。图式简单说明:第一图表示本发明第1实施形态之SOI构造半导体装置之第1态样的剖视图。第二图表示第1实施形态第1态样的剖视图。第三图表示第1实施形态第1态样的平面图。第四图表示第1实施形态第2态样之构造的剖视图。第五图表示第2实施形态第1态样的剖视图。第六图表示第2实施形态第2态样的剖视图。第七图表示第2实施形态第3态样的剖视图。第八图表示第2实施形态之元件隔离工序(其一)的剖视图。第九图表示第2实施形态之元件隔离工序(其一)的剖视图。第十图表示第2实施形态之元件隔离工序(其一)的剖视图。第十一图表示第2实施形态之元件隔离工序(其一)的剖视图。第十二图表示高浓度井区域形成工序的剖视图。第十三图表示高浓度井区域形成工序的剖视图。第十四图表示第2实施形态之元件隔离工序(其二)的剖视图。第十五图表示第2实施形态之元件隔离工序(其二)的剖视图。第十六图表示第2实施形态之元件隔离工序(其二)的剖视图。第十七图表示第2实施形态之元件隔离工序(其二)的剖视图。第十八图表示第2实施形态之元件隔离工序(其二)的剖视图。第十九图表示第2实施形态之元件隔离工序(其三)的剖视图。第二十图表示第2实施形态之元件隔离工序(其三)的剖视图。第二十一图表示第2实施形态之元件隔离工序(其三)的剖视图。第二十二图表示第2实施形态之元件隔离工序(其三)的剖视图。第二十三图表示第2实施形态之元件隔离工序(其四)的剖视图。第二十四图表示第2实施形态之元件隔离工序(其四)的剖视图。第二十五图表示第2实施形态之元件隔离工序(其四)的剖视图。第二十六图表示第2实施形态之元件隔离工序(其四)的剖视图。第二十七图表示第2实施形态之元件隔离工序(其四)的剖视图。第二十八图表示第3实施形态第1态样的剖视图。第二十九图表示第3实施形态第2态样的剖视图。第三十图表示第4实施形态之SOI构造剖视图。第三十一图表示第4实施形态之SOI构造剖视图。第三十二图表示第4实施形态之另一SOI构造的剖视图。第三十三图表示第4实施形态之元件隔离工序的剖面图。第三十四图表示第4实施形态之元件隔离工序的剖视图。第三十五图表示第4实施形态之元件隔离工序的剖视图。第三十六图表示第4实施形态之元件隔离工序的剖视图。第三十七图表示第4实施形态之元件隔离工序的剖视图。第三十八图表示第5实施形态第1态样的剖视图。第三十九图表示第5实施形态第2态样的剖视图。第四十图表示第5实施形态第3态样的剖视图。第四十一图表示第6实施形态第1态样的剖视图。第四十二图表示第6实施形态第2态样的剖视图。第四十三图表示第6实施形态之连接区域形成工序(其一)的剖视图。第四十四图表示第6实施形态之连接区域形成工序(其一)的剖视图。第四十五图表示第6实施形态之连接区域形成工序(其一)的剖视图。第四十六图表示第6实施形态之连接区域形成工序(其二)的剖视图。第四十七图表示第6实施形态之连接区域形成工序(其二)的剖视图。第四十八图表示第6实施形态之连接区域形成工序(其二)的剖视图。第四十九图表示第6实施形态之连接区域形成工序(其三)的剖视图。第五十图表示第6实施形态之连接区域形成工序(其三)的剖视图。第五十一图表示第6实施形态之连接区域形成工序(其三)的剖视图。第五十二图表示第6实施形态第3态样的剖视图。第五十三图表示第6实施形态第4态样的剖视图。第五十四图表示第6实施形态第5态样的剖视图。第五十五图表示第2实施形态第4态样的剖视图。第五十六图表示第2实施形态第5态样的剖视图。第五十七图表示第2实施形态第6态样的剖视图。第五十八图表示第2实施形态之元件隔离工序(其五)的剖视图。第五十九图表示第2实施形态之元件隔离工序(其五)的剖视图。第六十图表示第2实施形态之元件隔离工序(其五)的剖视图。第六十一图表示第2实施形态之元件隔离工序(其五)的剖视图。第六十二图表示第2实施形态之元件隔离工序(其五)的剖视图。第六十三图表示第7实施形态之完全隔离区域的设定方法之说明图。第六十四图表示用以说明锁住现象的说明图。第六十五图表示第8实施形态第1态样的剖视图。第六十六图表示一输入电路例的电路图。第六十七图表示一输出电路例的电路图。第六十八图表示第8实施形态第2态样的剖视图。第六十九图表示第8实施形态第3态样的平面图。第七十图表示第9实施形态第1态样的平面图。第七十一图表示沿第七十图之A-A线的剖视图。第七十二图表示第9实施形态第2态样的平面图。第七十三图表示沿第七十二图之B-B线的剖视图。第七十四图表示第10实施形态第1态样的平面图。第七十五图表示第10实施形态第2态样的平面图。第七十六图表示第11实施形态第1态样的平面图。第七十七图表示第11实施形态第2态样的平面图。第七十八图表示第12实施形态第1态样的平面图。第七十九图表示沿第七十八图之C-C线的剖视图。第八十图表示第12实施形态第2态样的平面图。第八十一图表示沿第八十图之D-D线的剖视图。第八十二图表示第12实施形态第3态样的平面图。第八十三图表示第13实施形态的剖视图。第八十四图表示第14实施形态第1态样之特征的说明图。第八十五图表示第14实施形态第2态样之特征的说明图。第八十六图表示第15实施形态第1态样的剖视图。第八十七图表示第15实施形态第2态样的平面图。第八十八图表示第16实施形态第1态样的剖视图。第八十九图表示第16实施形态第2态样的剖视图。第九十图表示第17实施形态第1态样的剖视图。第九十一图表示第17实施形态之电路构成的电路图。第九十二图表示第17实施形态第2态样的剖视图。第九十三图表示第18实施形态之DT-MOS的平面图。第九十四图表示第19实施形态的剖视图。第九十五图表示第20实施形态第1态样剖视图。第九十六图表示第20实施形态之场控电晶体利用于输入电路之例的电路图。第九十七图表示第20实施形态之场控电晶体利用于输出电路之例的电路图。第九十八图表示第20实施形态第2态样的剖视图。第九十九图表示第20实施形态第3态样的平面图。第一○○图表示汲极/源极区域之不纯物分布的说明图。第一○一图表示沿第七十四图之E-E线的剖视图。第一○二图表示习用之SOI构造的半导体装置的剖视图。 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