| 主权项 |
1.一种微控制器架构,包含:一微控制器;一暂存器;一双用途记忆体,内建于该微控制器之中,由该暂存器之内容値来决定规画该双用途记忆体为一主记忆体或一快取记忆体;以及一标签记忆体,由该暂存器之内容値来决定致能或抑止该标签记忆体之运作。2.如申请专利范围第1项之微控制器架构,其中该暂存器系内建于该微控制器之中。3.如申请专利范围第1项之微控制器架构,其中该标签记忆体系内建于该微控制器之中。4.如申请专利范围第1项之微控制器架构,其中该暂存器及该标签记忆体系内建于该微控制器之中。5.如申请专利范围第1项之微控制器架构,其中该暂存器之大小系为一位元宽。6.如申请专利范围第1项之微控制器架构,其中该暂存器为0时,指定该控制器进入一般模式而规画该双用途记忆体为主记忆体,并抑止该标签记忆体之运作;而当该暂存器为1时,指定该微控制器进入快取模式而规画该双用途记忆体为快取记忆体,并致能该标签记忆体以配合该快取记忆体之运作。7.如申请专利范围第1项之微控制器架构,其中该暂存器为1时,指定该控制器进入一般模式而规画该双用途记忆体为主记忆体,并抑止该标签记忆体之运作;而当该暂存器为0时,指定该微控制器进入快取模式而规画该双用途记忆体为快取记忆体,并致能该标签记忆体以配合该快取记忆体之运作。8.如申请专利范围第6或7项之微控制器架构,其中当该微控制器进入快取模式时,该快取模式系为直接映射架构。9.如申请专利范围第6或7项之微控制器架构,其中当该微控制器进入快取模式时,该快取模式系为二路映射架构。10.如申请专利范围第6或7项之微控制器架构,其中当该微控制器进入快取模式时,该快取模式系为四路映射架构。11.如申请专利范围第6或7项之微控制器架构,其中当该微控制器进入快取模式时,该快取模式系为N路映射架构,N系为大于1之正整数。12.如申请专利范围第1项之微控制器架构,其中该双用途记忆体系为动态随机存取记忆体。13.如申请专利范围第1项之微控制器架构,其中该双用途记忆体系为静态随机存取记忆体。14.如申请专利范围第1项之微控制器架构,其中该双用途记忆体系为可重复抹写式记忆体。15.如申请专利范围第1项之微控制器架构,其中该暂存器系为动态随机存取记忆体。16.如申请专利范围第1项之微控制器架构,其中该暂存器系为静态随机存取记忆体。17.如申请专利范围第1项之微控制器架构,其中该暂存器系为可重复抹写式记忆体。18.如申请专利范围第1或3项之微控制器架构,其中该暂存器系为快闪式唯读记忆体。19.如申请专利范围第1或2项之微控制器架构,其中该标签记忆体系为动态随机存取记忆体。20.如申请专利范围第1项之微控制器架构,其中该标签记忆体系为静态随机存取记忆体。21.如申请专利范围第1项之微控制器架构,其中该标签记忆体系为可重复抹写式记忆体。22.一种内建一可规画成主要及快取两用记忆体于一微控制器之方法,该方法包含步骤有:备置一暂存器;以及备置一标签记忆体,由该暂存器之内容値来决定致能或抑止该标签记忆体之运作;其中,该两用记忆体系由该暂存器之内容値来决定规画为一主记忆体或一快取记忆体。23.如申请专利范围第22项之方法,其中系将该暂存器内建于该微控制器之中。24.如申请专利范围第22项之方法,其中系将该标签记忆体内建于该微控制器之中。25.如申请专利范围第22项之方法,其中系将该暂存器及该标签记忆体内建于该微控制器之中。26.如申请专利范围第22项之方法,其中该暂存器之大小系为一位元宽。27.如申请专利范围第22项之方法,其中该暂存器为0时,指定该控制器进入一般模式而规画该双用途记忆体为主记忆体,并抑止该标签记忆体之运作;而当该暂存器为1时,指定该微控制器进入快取模式而规画该双用途记忆体为快取记忆体,并致能该标签记忆体以配合该快取记忆体之运作。28.如申请专利范围第22项之方法,其中该暂存器为1时,指定该控制器进入一般模式而规画该双用途记忆体为主记忆体,并抑止该标签记忆体之运作;而当该暂存器为0时,指定该微控制器进入快取模式而规画该双用途记忆体为快取记忆体,并致能该标签记忆体以配合该快取记忆体之运作。29.如申请专利范围第27或28项之方法,其中当该微控制器进入快取模式时,该快取模式系为直接映射架构。30.如申请专利范围第27或28项之方法,其中当该微控制器进入快取模式时,该快取模式系为二路映射架构。31.如申请专利范围第27或28项之方法,其中当该微控制器进入快取模式时,该快取模式系为四路映射架构。32.如申请专利范围第27或28项之方法,其中当该微控制器进入快取模式时,该快取模式系为N路映射架构,N系为大于1之正整数。33.如申请专利范围第22项之方法,其中系使用动态随机存取记忆体作为该两用记忆体。34.如申请专利范围第22项之方法,其中系使用静态随机存取记忆体作为该两用记忆体。35.如申请专利范围第22项之方法,其中系使用可重复抹写式记忆体作为该两用记忆体。36.如申请专利范围第22项之方法,其中系使用动态随机存取记忆体作为该暂存器。37.如申请专利范围第22项之方法,其中系使用静态随机存取记忆体作为该暂存器。38.如申请专利范围第22项之方法,其中系使用可重复抹写式记忆体作为该暂存器。39.如申请专利范围第22或24项之方法,其中系使用快闪式唯读记忆体作为该暂存器。40.如申请专利范围第22或23项之方法,其中系使用动态随机存取记忆体作为该标签记忆体。41.如申请专利范围第22或23项之方法,其中系使用静态随机存取记忆体作为该标签记忆体。42.如申请专利范围第22项之方法,其中系使用可重复抹写式记忆体作为该标签记忆体。43.一种微控制器,包含:一暂存器;一双用途记忆体,内建于该微控制器之中,由该暂存器之内容値来决定规画该双用途记忆体为一主记忆体或一快取记忆体;以及一标签记忆体,由该暂存器之内容値来决定致能或抑止该标签记忆体之运作。44.一种微控制器,包含:一双用途记忆体,由一外部暂存器之内容値来决定规画该双用途记忆体为一主记忆体或一快取记忆体;以及一标签记忆体,由该外部暂存器之内容値来决定致能或抑止该标签记忆体之运作。45.一种可连接至一外部标签记忆体之微控制器,该微控制器包含:一暂存器;以及一双用途记忆体,由该暂存器之内容値来决定规画该双用途记忆体为一主记忆体或一快取记忆体;其中,该暂存器之内容値可决定致能或抑止该外部标签记忆体之运作。46.一种微控制器,内建一双用途记忆体于该微控制器之中,该微控制器可连接至一外部暂存器,并由该外部暂存器之内容値来决定规画该双用途记忆体为一主记忆体或一快取记忆体。47.如申请专利范围第46项之微控制器,其中该微控制器可连接至一外部标签记忆体,且该外部暂存器之内容値可决定致能或抑止该外部标签记忆体之运作。48.如申请专利范围第43.44.45或46项之微控制器,其中该暂存器之大小系为一位元宽。49.如申请专利范围第43.44.45或47项之微控制器,其中该暂存器为0时,指定该控制器进入一般模式而规画该双用途记忆体为主记忆体,并抑止该标签记忆体之运作;而当该暂存器为1时,指定该微控制器进入快取模式而规画该双用途记忆体为快取记忆体,并致能该标签记忆体以配合该快取记忆体之运作。50.如申请专利范围第43.44.45或47项之微控制器,其中该暂存器为1时,指定该控制器进入一般模式而规画该双用途记忆体为主记忆体,并抑止该标签记忆体之运作;而当该暂存器为0时,指定该微控制器进入快取模式而规画该双用途记忆体为快取记忆体,并致能该标签记忆体以配合该快取记忆体之运作。51.如申请专利范围第49项之微控制器,其中当该微控制器进入快取模式时,该快取模式系为直接映射架构。52.如申请专利范围第50项之微控制器,其中当该微控制器进入快取模式时,该快取模式系为直接映射架构。53.如申请专利范围第49项之微控制器,其中当该微控制器进入快取模式时,该快取模式系为二路映射架构。54.如申请专利范围第50项之微控制器,其中当该微控制器进入快取模式时,该快取模式系为二路映射架构。55.如申请专利范围第49项之微控制器,其中当该微控制器进入快取模式时,该快取模式系为四路映射架构。56.如申请专利范围第50项之微控制器,其中当该微控制器进入快取模式时,该快取模式系为四路映射架构。57.如申请专利范围第49项之微控制器,其中当该微控制器进入快取模式时,该快取模式系为N路映射架构,N系为大于1之正整数。58.如申请专利范围第50项之微控制器,其中当该微控制器进入快取模式时,该快取模式系为N路映射架构,N系为大于1之正整数。59.如申请专利范围第43.44.45或47项之微控制器,其中该双用途记忆体系为动态随机存取记忆体。60.如申请专利范围第43.44.45或47项之微控制器,其中该双用途记忆体系为静态随机存取记忆体。61.如申请专利范围第43.44.45或47项之微控制器,其中该双用途记忆体系为可重复抹写式记忆体。62.如申请专利范围第43.44.45或47项之微控制器,其中该暂存器系为动态随机存取记忆体。63.如申请专利范围第43.44.45或47项之微控制器,其中该暂存器系为静态随机存取记忆体。64.如申请专利范围第43.44.45或47项之微控制器,其中该暂存器系为可重复抹写式记忆体。65.如申请专利范围第44或46项之微控制器,其中该外部暂存器系为快闪式唯读记忆体。66.如申请专利范围第43.44.45或47项之微控制器,其中该标签记忆体系为动态随机存取记忆体。67.如申请专利范围第43.44.45或47项之微控制器,其中该标签记忆体系为静态随机存取记忆体。68.如申请专利范围第43.44.45或47项之微控制器,其中该标签记忆体系为可重复抹写式记忆体。69.如申请专利范围第43.44.45或47项之微控制器,其中该标签记忆体系为同步动态随机存取记忆体。图式简单说明:第一图系本发明之方块图。第二图系快取记忆体之直接映射架构。第三图系快取记忆体之双路映射架构。第四图系四路映射架构中标签记忆体之一较佳具体实施例结构图。第五图系第四图中LRU栏之位元设定表之一实施例。第六图系第四图中LRU栏之一解说表例。第七图系本发明之另一具体实施例。第八图系本发明之另一具体实施例。第九图系本发明之另一具体实施例。 |
