| 主权项 |
1.一种半导体记忆装置用之并联测试电路,其系包括一个资料输入垫,欲被写入的资料系被输入到该垫,复数个记忆胞阵列,每个记忆胞阵列各由复数个适合储存被输入到该资料输入垫的资料之记忆胞所组成、以及和一个资料输出垫,其系用于当该被储存的资料将要读取时输出该被储存的资料,该电路更包括:一个主要的输出驱动器,其系用于当该些记忆胞阵列是分别被储存以具有同样位准的资料时,输出一个具有与所储存的资料相同位准之信号;一个次要的输出驱动器,其系用于当该些记忆胞阵列是分别被储存以具有不同位准的资料时,输出一个具有中间位准的信号;一个主要的输出驱动器控制单元,其系藉由一个输出致能信号来加以启动并且适于根据在该些记忆胞阵列中所储存的资料位准来控制该主要的输出驱动器;以及一个次要的输出驱动器控制单元,其系藉由该输出致能信号来加以启动并且适于根据在该些记忆胞阵列中所储存的资料位准来控制该次要的输出驱动器。2.如申请专利范围第1项之并联测试电路,其中该中间位准系对应到一个低阻抗位准。3.如申请专利范围第1项之并联测试电路,其中该中间位准系对应到一个供应电压的一半位准。4.如申请专利范围第1项之并联测试电路,其中该主要的输出驱动器系具有比该次要的输出驱动器更高的电流容量。5.如申请专利范围第1项之并联测试电路,其更包括:延迟机构,其系用于在该次要的输出驱动器输出资料一段所要的时间之后,将该次要的输出驱动器浮接,从而切断从该次要的输出驱动器之资料的输出。6.如申请专利范围第1项之并联测试电路,其中该次要的输出驱动器控制单元系包括第一比较机构,其系用以比较从该次要的输出驱动器所输出的资料以及一个第一参考电压,藉以输出一个第一次要的驱动信号、以及第二比较机构,其系用以比较从该次要的输出驱动器所输出的资料以及一个第二参考电压,藉以输出一个第二次要的驱动信号,该第一和第二比较机构系藉由结合该输出致能信号以及分别被储存在该些记忆胞阵列中的资料之组合来加以启动。7.如申请专利范围第6项之并联测试电路,其中该第一和第二比较机构个别系为电流镜类型的感测放大器。8.如申请专利范围第6项之并联测试电路,其中该第一参考电压系具有对应于供应电压的位准0.54倍的位准,并且该第二参考电压系具有对应于该供应电压的位准0.32倍的位准。图式简单说明:第一图是说明一种习知的并联测试电路之电路图;第二图是说明与第一图的电路相关的一个真値表之概要图;第三图是说明根据本发明的一个第一实施例之半导体记忆装置用的并联测试电路之电路图;第四图是说明与第三图的电路相关的一个真値表之概要图;第五图是说明根据本发明的一个第二实施例之半导体记忆装置用的并联测试电路之电路图;第六图是说明与第五图的电路相关的一个真値表之概要图;第七图是说明来自于第五图的电路之三态的输出位准之波形图;第八图是说明根据本发明的一个第三实施例之半导体记忆装置用的并联测试电路之电路图;第九图是说明与第八图的电路相关的一个真値表之概要图;第十图是说明根据本发明的一个第四实施例之半导体记忆装置用的并联测试电路之电路图;第十一图是说明与第十图的电路相关的一个真値表之概要图;第十二图是说明根据本发明的一个第五实施例之半导体记忆装置用的并联测试电路之电路图;第十三图是说明与第十二图的电路相关的一个真値表之概要图;并且第十四图是说明由第八图、第十图或是第十二图的电路所产生之三态的输出之波形图。 |
