| 主权项 |
1.一种半导体电路,包括:(a)一导电基体,具有以第一掺杂剂掺杂之一第一体积及以第二掺杂剂掺杂之一第二体积;(b)一绝缘层;(c)一有源层,经以杂质掺杂以形成一第一装置及一第二装置;(d)一第一导体,以电方式将该第一装置与该第一体积相连接;及(e)一第二导体,以电方式将该第二装置与该第二体积相连接。2.根据申请专利范围第1项之半导体电路,其中第一装置为一第一电晶体及第一导体为与第一电晶体成电接触之一第一直柱。3.根据申请专利范围第1项之半导体电路,其中第二装置为一第二电晶体及第二导体为与第二电晶体成电接触之一第二直柱。4.根据申请专利范围第1项之半导体电路,其中第一体积位于一第一电压位准及第二体积位于一第二电压位准。5.根据申请专利范围第4项之半导体电路,其中第一电压位准位于Vdd及第二电压位准位于地电位。6.根据申请专利范围第1项之半导体电路,其中基体包括经掺杂之矽。7.根据申请专利范围第1项之半导体电路,其中绝缘层包括矽之一氧化物。8.根据申请专利范围第1项之半导体电路,其中有源层包括矽。9.根据申请专利范围第1项之半导体电路,其中有源层包括属于第III,IV,及V族之一半导体材料,及包括此等半导体材料之混合物。10.根据申请专利范围第1项之半导体电路,另外包括形成于第一及第二装置上方之一介质层。11.根据申请专利范围第10项之半导体电路,其中介质层使第一及第二导体之一部分曝露。12.根据申请专利范围第1项之半导体电路,其中有源层中之掺杂剂不与绝缘层接触。13.根据申请专利范围第1项之半导体电路,其中第一体积以一n+型掺杂剂掺杂,及第一装置为包含一p+扩散区域之一第一电晶体,及第一导体以电方式使第一体积与第一电晶体p+扩散区域连接。14.根据申请专利范围第1项之半导体电路,其中第二体积以一p+型掺杂剂掺杂,及第二装置为包括一n+扩散区域之一第二电晶体,及第二导体以电方式使第二体积与第二电晶体n+扩散区域连接。15.一种绝缘体上矽半导体电路,包括:(a)一导电矽基体,具有一第一体积以其以一n+型掺杂剂掺杂且系位于一第一电压位准,一第二体积以其以一p+型掺杂剂掺杂且系位于一第二电压位准;(b)一二氧化矽绝缘层;(c)一矽层,经以杂质掺杂而形成一第一电晶体及一第二电晶体;(d)一位于第一电晶体与第二电晶体之间之隔离体积;及(e)一第一导电直柱,以其以电方式将第一电晶体与第一体积连接;及(f)一第二导电直柱,以其以电方式将第二电晶体与第二体积连接。16.根据申请专利范围第15项之绝缘体上矽半导体电路,其中第一导电直柱与第二导电直柱系由选自由钨,铜,铝,及经掺杂之矽之一组材料制成。17.根据申请专利范围第15项之绝缘体上矽半导体电路,另外包括位于第一及第二电晶体上方之一介质层。18.根据申请专利范围第17项之绝缘体上矽半导体电路,其中介质层使第一及第二导电直柱之一部分曝露。19.根据申请专利范围第15项之绝缘体上矽半导体电路,其中矽层中之杂质不与绝缘层接触。20.一种半导体积体电路,包括藉一绝缘层与一埋入层分隔之一有源层,此埋入层包括图案化之经掺杂之体积之一等电位网点,及此电路包括一接触及一电导体以其将此一接触与等电位网点连接。21.根据申请专利范围第20项之半导体积体电路,其中电导体包括一导电及导热直柱。22.根据申请专利范围第20项之半导体积体电路,其中等电位网点分布一电信号。23.根据申请专利范围第20项之半导体积体电路,其中基体包括经掺杂之矽。24.根据申请专利范围第20项之半导体积体电路,其中绝缘层包括一矽氧化物。25.根据申请专利范围第20项之半导体积体电路,其中有源层包括矽。26.根据申请专利范围第20项之半导体积体电路,其中有源层包括选自第V族之一材料及此等材料之混合物。27.根据申请专利范围第20项之半导体积体电路,其中直柱系由选自钨,铜,铝,及经掺杂之矽所组成之一组材料制成。28.一种制造半导体装置之方法,包括以下步骤:(a)于一第一导电性之一半导体基体中界定一第二导电性之至少一埋入体积,此半导体基体具有邻接于半导体基体之一第一绝缘层,邻接于第一绝缘层之一有源半导体层,邻接于有源半导体层之一第二绝缘层,邻接于第二绝缘层之一第三绝缘层,及位于第三绝缘层顶部之一掩罩;(b)将第三绝缘层及掩罩除去;(c)散开及除去一光阻剂以于有源半导体层中曝露多个隔离体积;(d)蚀刻经曝露之隔离体积至第一绝缘层;(e)以第四绝缘体填充隔离体积;(f)形成至少一有源装置,此装置具有位于有源半导体层中之隔离体积间之一扩散区域;(g)沉积一第一介质于半导体装置之表面上;(h)产生为一导电直柱用之至少一直柱孔,此直柱自第一介质之表面延伸经由有源半导体层之扩散区域及经由所有半导体装置层以至基体或至步骤(a)之埋入体积;(i)将一导电材料引入直柱孔以形成一直柱;及(j)将电接触图案化而形成于直柱上。29.根据申请专利范围第28项之方法,另外包括:(k)加添一第四绝缘层于包括直柱表面之半导体装置之表面上。30.根据申请专利范围第28项之方法,其中界定至少一埋入体积之步骤(a)另外包括:(a1)以200KeV至800KeV范围之能量注入第二导电性之离子。31.根据申请专利范围第28项之方法,其中半导体基体为第IIIA,IVA,VA族元素之化合物或为其一组合,及第二导电性之离子为硼。32.根据申请专利范围第31项之方法,其中第一及第二绝缘层为二氧化矽,有源半导体层为矽,及第三绝缘层为氮化矽,及掩罩为一氧化物掩罩。33.根据申请专利范围第28项之方法,其中以第四绝缘体填充绝缘体积之步骤(e)另外包括二氧化矽之化学蒸气沉积以提供系形之沉积。34.根据申请专利范围第28项之方法,其中产生直柱孔之步骤(h)另外包括:(h1)掩罩半导体装置,惟需将设置直柱之位置处除外;及(h2)在氩气体之高压下溅射一非选择性各向异性之蚀刻剂。35.根据申请专利范围第34项之方法,其中将一导电材料引入直柱中之步骤(i)另外包括:(i1)以钛化合物涂布直柱孔以促进黏附;及(i2)藉化学蒸气之溅射沉积以保形方式将钨引入直柱孔中。图式简单说明:第一图至第六图为根据本发明之一具体实例之形成所述之绝缘体上矽装置之各阶段之横截面图。第七图例示本发明如何消散热能量。第八图例示本发明之解耦合电容量之能力。 |
