多重储存体之记忆装置及用以配置输入/输出线之方法

摘要

本发明系与一种多重储存体和一种用以配置输入/输出线(以下简称「I/O线」)的方法,更明确言之,包含:多个配置成列方向的储存体;一个配置在该等多个储存体相邻两对储存体之间的I/O感应放大器方块,该方块包括多个配置成行方向的I/O感应放大器;配置在该等多个储存体中每一对相邻储存体之间的多个行解码器方块;在每一储存体上行方向延伸之多对区域I/O线;在每一行解码器方块上之多对互绞之通用I/O线,此等通用I/O绞线对系在每对相邻之上述储存体中之一个储存体上列方向伸出成一列,并在该对相邻储存体中另一个储存体上伸出成另一相邻列。因此,本发明之装置藉由一I/O感应放大器方块将多个储存体分隔的方法乃能改善晶片效能,容易以交替配置I/O线路转移电晶体和感应放大器驱动电晶体方式执行电路布局作业,利用互绞通用I/O线以便利储存体指位操作，并藉由以写入-中断-读取模式改进该等通用I/O线对等化操作的方法提高作业速度。

主权项

1.一种多重储存体半导体记忆装置,包含:多个配置成列之记忆储存体;一种输入/输出(I/O)感应放大器方块,配置于两对相邻接的该等多个记忆储存体之间,包括循行方向配置的多个I/O感应放大器;多个行解码器方块,配置于每对相邻接的该等记忆储存体之间;多个区域I/O线对循行方向延伸在每一该等记忆储存体上;多个通用I/O线对彼此于该每一行解码器方块上扭绞在一起,并在每对相邻接的该等记忆储存体其中一个记忆储存体上循一列方向延伸,亦在该对相邻接的记忆储存体中另一记忆储存体上循另一与该第一列邻近的方向延伸。2.如申请专利范围第1项之多重储存体半导体记忆装置,其中之每一对该等多个区域I/O线对系配置于每一记忆储存体中列方向配置之多个感应放大器行之上方。3.如申请专利范围第2项之多重储存体半导体记忆装置,其中一对区域I/O线对系配置在每一该等感应放大器行之上方。4.如申请专利范围第3项之多重储存体半导体记忆装置,其中每一对该等多个通用I/O线对系配置于在每一记忆储存体中循行方向配置之多个W/L驱动方块列上。5.如申请专利范围第4项之多重储存体半导体记忆装置,其中每一该W/L驱动方块列上各配置有一对通用I/O线对。6.如申请专利范围第5项之多重储存体半导体记忆装置,其中该等多对通用I/O线对系藉由该等区域I/O线对占有相同位置之条件,而与每一记忆储存体之同一W/L驱动方块列处交集的该等各区域I/O线对相连接。7.如申请专利范围第6项之多重储存体半导体记忆装置,其中该等多对通用I/O线对中每对线对系配置在其未与区域I/O线对连接的一个记忆储存体中一个邻接的W/L驱动方块上。8.如申请专利范围第7项之多重储存体半导体记忆装置,其中之各感应放大器驱动电晶体系配置在各感应放大器方块行与各W/L驱动方块列之交集处,在该处之该等各对通用I/O线对并未与该等各该区域I/O线对连接。9.如申请专利范围第1项之多重储存体半导体记忆装置,其中之该等每一通用I/O线对各包含多个等化器装置,等等化器装置之一端系连接至距离该等I/O感应放大器方块甚远的一个端末点,而另一端则分别连接至每一记忆储存装置和一行解码之间的一个中间点上;且该等等化器装置系以一种写入-中断-读取的模式执行一种等化处理作业。10.一种用以为一多重储存体半导体记忆装置配置输入及输出线路的方法,该装置含有多个I/O感应放大器,循行方向配置在两对相邻列记忆储存体之间,该方法包括下列各项步骤:以列方向配置多个在该等各记忆储存体中每一记忆储存体上行方向延伸的多对区域I/O线对;及以行方向配置多对通用I/O线对,该等通用I/O线对系在该等行解码器上扭绞在一起,并在相邻的一对该等记忆储存体中一个记储存体上循一列方向延伸,亦在该对储存体中另一个记忆储存体上循另一相邻近列方向延伸。11.如申请专利范围第10项之方法,其中之每一通用I/O线对各包括多个等化器装置,其一端系连接至距离各I/O感应放大器甚远的一个端末点上,而另一端则系连接至位于每一记忆储存体和一行解码器之间的若干中间点上,且该等等化器装置系以写入-中断-读取之操作模式执行等化处理作业。12.一种多重储存体记忆装置,包含:在一半导体晶圆上被分割为左右两侧之基本资讯区;配置在中央部位之一个周边电路区,用以将每一该等基本资讯区分割成上,下两侧之次级基本资讯区;一个I/O感应放大器方块,配置在中央部位,用以将每一次级基本资讯区分割成左,右两侧之记忆区;一个行解码器方块,配置在中央部位,用以将该等每一记忆区分割成左,右两侧之记忆储存体;及多对通用I/O线对,循行方向重覆配置,当一对通用I/O线对循一第一列方向延伸时,另一对则在邻接该等I/O感应放大器方块的一个记忆储存体上循一邻接该第一列之一第二列方向延伸,该两对通用I/O线对系在该等行解码器方块上相互扭绞在一起,且其中一对系在邻接该等行解码器方块之一个记忆储存体上循该等第二列方向延伸,而另一对则系在同一记忆储存体上循该第一列方向延伸。13.如申请专利范围第12项之多重储存体记忆装置,其中之各该通用I/O线对系分别与连接至各自对应之I/O线感应放大器上。14.如申请专利范围第13项之多重储存体记忆装置,其中之一对通用I/O线对系与一第一记忆储存体内之一区域I/O线对连接,而另一对通用I/O线对则系与一第二记忆储存体内之一对区域I/O线对相连接。15.如申请专利范围第14项之多重储存体记忆装置,其中一对已连接至一相同I/O感应放大器之通用I/O线对系与一对在每一记忆储存体中占有相同位置之区域I/O线对相连接。16.如申请专利范围第15项之多重储存体记忆装置,其中各区域I/O线对系分别配置于在每一列方向配置之记忆储存体中之多个感应放大器方块行上。17.如申请专利范围第16项之多重储存体记忆装置,其中每一该等感应放大器方块行上各自配置一对区域I/O线对。18.如申请专利范围第16项之多重储存体记忆装置,其中之多个通用I/O线对系分别配置在每一记忆储存体内以行方向配置的多个字组线驱动方块列上。19.如申请专利范围第18项之多重储存体记忆装置,其中之每一该等字组线驱动方块列上各配置一对通用I/O线对。20.如申请专利范围第18项之多重储存体记忆装置,其中之该等多对通用I/O线对系分别与沿着该等第二列方向配置之各字组线驱动方块列处交集的各对区域I/O线对连接。21.如申请专利范围第20项之多重储存体记忆装置,其中有一感应放大器驱动电路方块系配置于沿着该等第二列方向配置的各字组驱动列和各感应放大器方块行相互交集之处。22.如申请专利范围第12项之多重储存体记忆装置,其中之多对通用I/O线对包含多个等化装置,其一端系连接至距离该等I/O感应放大器方块极远的一个端末点上,而另一端则系连接至位于每一记忆储存体和各行解码器方块之间的若干中间点上,该等等化器装置系以一种写入-中断-读取模式执行等化作业之操作。图式简单说明:第一图所示系一含有依据本发明通用I/O绞线对结构之一种多种储存体记忆装置。第二图所示系一根据本发明理想具体实例设之一种多种储存体记忆装置。第三图所示系一线路输入电路,用以将一I/O线路感应放大器之输入部份与第二图所示通用I/O线对连接之电路。第四图所示系一线路转移电路,用以将一对通用I/O线与第二图所示区域I/O线对相连接。第五图所示系第二图所示通用I/O线对之一个等化器装置。第六图所示系图所示一种写入-中断-读取模式操作时之时序分析图。