| 主权项 |
1.一种闩锁保护电路,适用于经由第一电源线及第二电源线提供电源之积体电路内,该积体电路具有相同导电型之至少一半导体基体(bulk);该闩锁保护电路包括:一比较控制电路,连接该第一电源线及该第二电源线,侦测该第一电源线之于该第二电源线之一相对电压値后,产生第一控制信号与第二控制信号;以及一开关电路,连接该第一电源线与该比较控制电路;当该相对电压値高于一第一既定値时,该开关电路根据该第一控制信号将该第一电源线耦接至该半导体基体;当该相对电压値低于该第一既定値时,该开关电路根据该第一控制信号阻绝于该第一电源线与该半导体基体之间。2.如申请专利范围第1项所述之该闩锁保护电路,尚包括另一开关电路,连接该第二电源线与该比较控制电路;当该相对电压値高于一第二既定値时,该另一开关电,路根据该第二控制信号阻绝于该第二电源线与该半导体基体之间;当该相对电压値低于该第二既定値时,该另一开关电路根据该第二控制信号将该第二电源线耦接至该半导体基体。3.如申请专利范围第2项所述之该闩锁保护电路,其中,该第一既定値与该第二既定値相等。4.如申请专利范围第2项所述之该闩锁保护电路,其中,若该第一电源线及该第二电源线为正电源线,则该半导体基体之该导电型为n型。5.如申请专利范围第4项所述之该闩锁保护电路,其中,该开关电路具有一第一pMOS电晶体,以汲极连接该第一电源线、闸极连接该第一控制信号、以及源极耦接该半导体基体。6.如申请专利范围第4项所述之该闩锁保护电路,其中,该另一开关电路具有一第二pMOS电晶体,以汲极连接该第二电源线、闸极连接该第二控制信号、以及源极耦接该半导体基体。7.如申请专利范围第2项所述之该闩锁保护电路,其中,若该第一电源线及该第二电源线为负电源线,则该半导体基体之该导电型为p型。8.如申请专利范围第7项所述之该闩锁保护电路,其中,该开关电路具有一第一nMOS电晶体,以汲极连接该第一电源线、闸极连接该第一控制信号、以及源极耦接该半导体基体。9.如申请专利范围第7项所述之该闩锁保护电路,其中,该另一开关电路具有一第二nMOS电晶体,以汲极连接该第二电源线、闸极连接该第二控制信号、以及源极耦接该半导体基体。10.如申请专利范围第2项所述之该闩锁保护电路,其中,该比较控制电路包括:一第一反相器,经由该第二电源线提供电源,该第一反相器具有第一输入端和第一输出端,该第一输出端耦接该开关电路,以提供该第一控制信号予该开关电路;以及一第二反相器,经由该第一电源线提供电源,该第二反相器具有第二输入端和第二输出端,其中,该第二输入端耦接该第一输出端,该第二输出端耦接该另一开关电路,以提供该第二控制信号予该另一开关电路。11.如申请专利范围第10项所述之该闩锁保护电路,其中,该第一输入端耦接至该第一电源线。12.如申请专利范围第10项所述之该闩锁保护电路,其中,该第一输入端经由一第一分压器耦接至该第一电源线。13.如申请专利范围第10项所述之该闩锁保护电路,其中,该第一输入端经由第一电阻器耦接至该第一电源线,并经由一第二电阻器耦接至一第三电源线。14.如申请专利范围第13项所述之该闩锁保护电路,其中,该第三电源线是一Vss电源线。15.如申请专利范围第13项所述之该闩锁保护电路,其中,该第一电阻器与该第二电阻器具有差异小于30%之电阻値。16.如申请专利范围第10项所述之该闩锁保护电路,其中,该第一输入端耦接至该第二输出端。17.如申请专利范围第10项所述之该闩锁保护电路,其中,该第一输入端经由一第一分压器耦接至该第二输出端。18.如申请专利范围第10项所述之该闩锁保护电路,其中,该第一输入端经由一第一电阻器耦接至该第二输出端,并经由一第二电阻器耦接至一第三电源线。19.如申请专利范围第18项所述之该闩锁保护电路,其中,该第三电源线是一Vss电源线。20.如申请专利范围第18项所述之该闩锁保护电路,其中,该第一电阻器与该第二电阻器具有差异小于30%之电阻値。21.如申请专利范围第18项所述之该闩锁保护电路,其中,该第二输入端经由一第三电阻器耦接至该第一输出端,并经由一第四电阻器耦接至该第三电源线。22.如申请专利范围第21项所述之该闩锁保护电路,其中,该第三电阻器与该第四电阻器具有差异小于30%之电阻値。23.如申请专利范围第10项所述之该闩锁保护电路,其中,该第二输入端经由一第二分压器耦接至该第一输出端。24.如申请专利范围第10项所述之该闩锁保护电路,其中,该第二输入端直接连接至该第一输出端。25.如申请专利范围第1项所述之该闩锁保护电路,其中,该比较控制电路包括一差动式放大器,以一第一输入端耦接该第二电源线、以一第二输入端耦接该第一电源线。26.如申请专利范围第25项所述之该闩锁保护电路,其中,该第一输入端是反相输入端,该第二输入端是非反相输入端。27.如申请专利范围第25项所述之该闩锁保护电路,其中,该比较交换电路尚包括一第一反相器,经由该第一电源线提供电源,该第一反相器以输入端耦接该差动式放大器之输出端,以输出端输出该第一控制信号。28.如申请专利范围第25项所述之该闩锁保护电路,其中,该比较交换电路尚包括一第二反相器,经由该第二电源线提供电源,该第二反相器以输入端耦接该第一反相器之输出端,以输出端输出该第二控制信号。29.如申请专利范围第25项所述之该闩锁保护电路,其中,该差动式放大器是经由该第一电源线提供电源。30.如申请专利范围第25项所述之该闩锁保护电路,其中,该差动式放大器是经由该第二电源线提供电源。31.如申请专利范围第1项所述之该闩锁保护电路,其中,该比较控制电路包括一第一差动式放大器,经由该第一电源线提供电源,以一第一输入端耦接该第二电源线、以一第二输入端耦接该第一电源线。32.如申请专利范围第31项所述之该闩锁保护电路,其中,该第一输入端是反相输入端,该第二输入端是非反相输入端。33.如申请专利范围第31项所述之该闩锁保护电路,其中,该比较控制电路尚包括一第一反相器,经由该第一电源线提供电源,以输入端耦接该第一差动式放大器之输出端,以输出端输出该第一控制信号。34.如申请专利范围第33项所述之该闩锁保护电路,其中,该比较控制电路尚包括一第二差动式放大器,经由该第二电源线提供电源,以一第三输入端耦接该第一电源线、以一第四输入端耦接该第二电源线。35.如申请专利范围第34项所述之该闩锁保护电路,其中,该第三输入端是反相输入端,该第四输入端是非反相输入端。36.如申请专利范围第34项所述之该闩锁保护电路,其中,该比较控制电路尚包括一第二反相器,经由该第二电源线提供电源,以输入端耦接该第二差动式放大器之输出端,以输出端输出该第二控制信号。37.如申请专利范围第1项所述之该闩锁保护电路,其中,该至少一半导体基体系由复数个井区连接而成。38.一种闩锁保护方法,适用于经由第一电源线及第二电源线提供电源之积体电路内,该积体电路具有相同导电型之至少一半导体基体;该闩锁保护方法包括:侦测该第一电源线之于该第二电源线之一相对电压値;根据该相对电压値产生第一控制信号与第二控制信号;以及当该相对电压値高于一第一既定値时,根据该第一控制信号控制一开关电路将该第一电源线耦接至该半导体基体;当该相对电压値低于该第一既定値时,该开关电路根据该第一控制信号阻绝于该第一电源线与该半导体基体之间。39.如申请专利范围第38项所述之该闩锁保护方法,尚包括:当该相对电压値高于一第二既定値时,该第二控制信号控制另一开关电路阻绝于该第二电源线与该半导体基体之间;当该相对电压値低于该第二既定値时,该另一开关电路根据该第二控制信号将该第二电源线耦接至该半导体基体。40.如申请专利范围第39项所述之该闩锁保护方法,其中,该第一既定値与该第二既定値相等。41.如申请专利范围第39项所述之该闩锁保护方法,其中,若该第一电源线及该第二电源线为正电源线,则该半导体基体之该导电型为n型,则该开关电路具有一第一pMOS电晶体、该另一开关电路具有一第二pMOS电晶体;则该方法尚包括:将该第一pMOS电晶体之汲极连接该第一电源线、闸极连接该第一控制信号、以及源极耦接该半导体基体;以及将该另一pMOS电晶体之汲极连接该第二电源线、闸极连接该第二控制信号、以及源极耦接该半导体基体。42.如申请专利范围第39项所述之该闩锁保护方法,其中,若该第一电源线及该第二电源线为负电源线,则该半导体基体之该导电型为p型,则该开关电路具有一第一nMOS电晶体,该另一开关电路具有一第二nMOS电晶体;该方法尚包括:将该第一nMOS电晶体之汲极连接该第一电源线、闸极连接该第一控制信号、以及源极耦接该半导体基体;以及将该第二nMOS之汲极连接该第二电源线、闸极连接该第二控制信号、以及源极耦接该半导体基体。图式简单说明:第一图所示为一习知CMOS积体电路制于一半导体基底的剖面示意图;第二图绘示二电源供应电压之时间关系图;第三图为根据本发明之一闩锁保护电路应用于多电源供应积体电路之方块示意图;第四图为第三图闩锁保护电路第一较佳实施例的电路图;第五图为第三图闩锁保护电路第二较佳实施例的电路图;第六图为第三图闩锁保护电路第三较佳实施例的电路图;第七图为第三图闩锁保护电路第四较佳实施例的电路图;第八图为根据本发明之另一闩锁保护电路应用于多电源供应积体电路之方块示意图;第九图所示系将第三图之电路应用于负电源Vss1/Vss2之方块示意图;以及第十图所示系将第八图之电路应用于负电源Vss1/Vss2之方块示意图。 |
