| 主权项 |
1.一种制造一CMOS装置之方法,该装置中形成p及n型 薄膜电晶体,该方法包含下列步骤: 以p型杂质非选择性全体薄膜,该待成为主动半导 体层之薄膜包括待形成p及n型薄膜电晶体之预定 区; 使用p型杂质以比非选择性搀杂步骤更高浓度,仅 选择性搀杂预定区而形成n型薄薄电晶体;及 退火薄膜而活化其中所含之p型杂质, 其中p及n型薄膜电晶体之阈电压系藉非选择性搀 杂步骤及选择性搀杂步骤分别独立设定。2.如申 请专利范围第1项之方法,其中 进行非选择性搀杂步骤,使薄膜具有p型杂质浓度 分布于薄膜厚度方向大致均匀,及 进行选择性搀杂步骤,使薄膜具有p型杂质浓度分 布,于薄膜厚度方向接近表面有一峰値。3.如申请 专利范围第1项之方法,其中 进行非选择性搀杂步骤,使薄膜具有p型杂质浓度 分布于薄膜厚度方向大致有宽广变化,及 进行选择性搀杂步骤,使薄膜具有p型杂质浓度分 布,于薄膜厚度方向接近表面有一峰値。4.如申请 专利范围第1项之方法,其中 该非选择性搀杂步骤系于薄膜形成时藉选自气体 添加及离子搀杂之方法之一进行,及 该选择性搀杂步骤系藉离子搀杂过程进行。5.如 申请专利范围第4项之方法,其中该离子搀杂过程 系使用具有直流长丝离子之非质量分离型离子搀 杂装置进行。6.如申请专利范围第1项之方法,其中 p型杂质于薄薄之浓度系藉非选择性搀杂步骤调整 至不大于11018/立方厘米。7.如申请专利范围第4项 之方法,其中该离子搀杂方法于非选择性搀杂步骤 之剂量系于11011/平方厘米至11013/平方厘米之范 围。8.如申请专利范围第4项之方法,其中于非选择 性搀杂之气体添加过程之气体量系于1至10ppm之范 围。9.如申请专利范围第4项之方法,其中该薄膜为 不定形矽膜, 该方法包含于非选择性搀杂步骤后,使用电射束照 射而结晶化非晶形矽膜所形成多晶矽膜之步骤,及 该选择性搀杂步骤系对多晶矽膜进行。10.如申请 专利范围第1项之方法,其中该方法进一步包含一 经由以雷射束照射结晶化非晶形矽膜形成多晶矽 膜之步骤,及 该非选择性搀杂步骤系经由使用多晶矽膜作为薄 膜进行。11.如申请专利范围第1项之方法,其进一 步包含于选择性搀杂步骤后一分形步骤,将薄膜分 离成预定区之岛而形成p及n型薄膜电晶体。12.如 申请专利范围第1项之方法,其中该方法进一步包 含于选择性搀杂步骤后一分离步骤,将薄膜分离成 预定区之岛而徵成p及n型薄膜电晶体,及 该选择性搀杂步骤系于分离步骤后进行。13.如申 请专利范围第12项之方法,其中该方法进一步包含 一于预定区之岛上形成闸体绝缘膜及于闸体绝缘 膜上连续形成闸极图样之步骤,及 该选择性搀杂步骤系于下述条件下进行,p型杂质 穿透闸极图样及闸体绝缘膜且止于岛区之紧邻闸 极图样下方部分。14.如申请专利范围第4项之方法 ,其中该方法进一步包含下列步骤: 形成一闸极图样,及 形成一闸体绝缘膜而覆盖闸极图样,及 该薄膜系形成于闸体绝缘膜上,及随后进行非选择 性搀杂步骤及选择性搀杂步骤。15.如申请专利范 围第12项之方法,其中该方法包含: 于非选择性搀杂步骤后,于由薄膜分隔的岛上形成 闸体绝缘膜图样及闸极图样之步骤,而岛、闸体绝 缘膜图样及闸极图样系以此顺序缩窄; 该选择性搀杂步骤之状态为仅暴露n型岛,搀杂条 件为p型杂质穿透对应闸极图样及闸体绝缘膜图样 并止于紧邻闸极图样下方之岛部分; 一使用n型杂质于比选择性搀杂步骤更高浓度进行 搀杂之步骤,其状态为仅暴露出待为n型之岛,其搀 杂条件为n型杂质穿透闸体绝缘膜图样之暴露部分 并止于岛区之对闸体绝缘膜图样暴露部分之部分, 及进一步以n型杂质于又更高浓度进行搀杂,而n型 杂质系止于岛之暴露部分,及 一使用p型杂质于比选择性搀杂步骤更高浓度搀杂 之步骤,其状态为仅暴露待成为p型之岛,故p型杂质 穿透对应闸体绝缘膜图样之暴露部分,并止于岛之 对应闸体绝缘膜图样暴露部分之部分,及进一步于 又更高浓度搀杂p型杂质故p型杂质止于岛之暴露 部分。16.如申请专利范围第12项之方法,其中该方 法包含: 一于非选择性搀杂步骤后,于与薄膜分隔岛上形成 闸体绝缘膜图样及闸极图样之步骤,故岛、闸体绝 缘膜图样及闸极图样系以此顺序向下缩窄; 一以p型杂质于比选择性搀杂步骤之浓度更高浓度 搀杂岛、闸体绝缘膜图样及闸极图样全体之步骤, 搀杂条件为p型杂质穿透闸体绝缘膜图样暴露部分 并止于岛之对应闸体绝缘膜图样暴露部分及进一 步以p型杂质于又更高浓度搀杂全体,使p型杂质止 于岛之暴露部分; 该选择性搀杂步骤系于仅暴露待成为n型之岛之状 态下进行,搀杂条件为p型杂质穿透对应闸极图样 及闸体绝缘膜图样,并止于紧邻闸极图样下方之岛 部分;及 一以n型杂质于仅暴露待成为n型岛之状态下搀杂 之步骤,搀杂条件为n型杂质穿透对应闸体绝缘膜 暴露部分,并止于岛之对应闸极绝缘膜暴露部分之 部分,其搀杂浓度为该岛部分可度成n型之浓度;及 进一步以n型杂质于岛之暴路部分变成n型之浓度 搀杂,故n型杂质止于岛之暴露部分。17.一种制造 半导体装置之方法,该装置包括复数CMOS电晶体,其 各自包含p及n型薄膜电晶体,及其分类成具有不同 工作电压之至少二元件组,该方法包含下列步骤: 以p型杂质非选择性搀杂薄膜,该待成为主动半导 体层之薄膜包括第一待形成p型薄膜电晶体之预定 区及第二待形成n型薄膜电晶体之预定区; 于比非选择性搀杂步骤更高之浓度,仅选择性搀杂 薄膜之第二预定区;及 退火薄膜而活化其中所含之p型杂质; 其中各该元件组系接近预定次数之该元件组所需 非选择性搀杂步骤,以及预定次数之该元件组成所 需选择性搀杂步骤,使组成元件组之p及n型薄膜电 晶体之阈电压系根据元件组之工作电压分别独立 设定。18.一种制造半导体装置之方法,该装置包括 复数CMOS电晶体,其各自包含p及n型薄膜电晶体,及 其分类成具有不同工作电压之至少二元件组,该方 法包含下列步骤: 以p型杂质非选择性搀杂薄膜,该待成主动半导体 层之薄膜包括第一待形成p型薄膜电晶体之预定区 及第二待形成n型薄膜电晶体之预定区; 于比非选择性搀杂步骤更高之浓度,仅选择性搀杂 薄膜之第二预定区;及 退火薄膜而活化其中所含之p型杂质; 其中该元件组之一部分各自接受预定次数之该元 件组所需非选择性搀杂步骤以及预定次数之该元 件组成所需选择性搀杂步骤,及该元件组之另一部 分各自仅接受预定次数之该元件组所需非选择性 搀杂步骤,故组成各该元件之p及n型薄膜电晶体之 阈电压系根据该元件组之工作电压独立设定。19. 如申请专利范围第17项之方法,其中 该非选择性搀杂步骤系于薄膜形成时藉选自气体 添加及离子搀杂中之任一种制程进行,及 该选择性搀杂步骤系藉离子搀杂制程进行。20.如 申请专利范围第19项之方法,其中该离子搀杂制程 系经由使用具有直流长丝离子源之非质量分离型 离子搀杂装置进行。21.如申请专利范围第17项之 方法,其中该于薄膜之p型杂浓度系藉由非选择性 搀杂步骤调整至不大于11018/立方厘米。22.一种制 造一影像显示装置之方法,该装置包括一影像显示 单元具有复数像素排列成为矩阵,一第一控制电路 用于控制影像显示单元之列之驱动,及一第二控制 电路用于控制影像显示单元之栏之动,该影像显示 单元及第一及第二控制电路中之至少一者包括CMOS 电晶体,其各自包含p及n型薄膜电晶体及其具有不 同工作电压,该方法包含下列步骤: 以p型杂质非选择性搀杂薄膜,该待成为主动半导 体层之薄膜包括第一待形成p型薄膜电晶体之预定 区及第二待形成n型薄膜电晶体之预定区; 于比非选择或搀杂步骤更高之浓度,仅选择性搀杂 薄膜之第二预定区;及 退火薄膜而活化其中所含之P型杂质, 其中各该CMOS电晶体系接近预定次数之该CMOS,电晶 体所需非选择性搀杂步骤,以及预定次数之该CMOS 电晶体所需选择性搀杂步骤,使组成CMOS电晶体之p 及n型薄膜电晶体之阈电压系根据CMOS电晶体之工 作电压分别独立设定。23.一种制造一影像显示装 置之方法,该装置包括一影像显示单元具有复数像 素排列成为矩阵,一第一控制电路用于控制影像显 示单元之列之驱动,及一第二控制电路用于控制影 像显示单元之拦之动,该影像显示单元及第一及第 二控制电路中之至少一者包括CMOS电晶体,其各自 包含p及n型薄膜电晶体及其具有不同工作电压,该 方法包含下列步骤: 以p型杂质非选择性搀杂薄膜,该待成为主动半导 体层之薄膜包括第一待形成p型薄膜电晶体之预定 区及第二待形成n型薄膜电晶体之预定区; 于比非选择或搀杂步骤更高之浓度,仅选择性搀杂 薄膜之第二预定区;及 退火薄膜而活化其中所含之P型杂质, 其中该CMOS电晶体之一部分各自接受预定次数之该 CMOS电晶体所需非选择性搀杂步骤以及预定次数之 该CMOS电晶体所需选择性搀杂步骤,及该CMOS电晶体 之另一部分各自仅接受预定次数之该CMOS电晶体所 需非选择性搀杂步骤,故组成各该CMOS电晶体之p及n 型薄膜电晶体之阈电压系根据该CMOS电晶体之工作 电压独立设定。24.如申请专利范围第23项之方法, 其中 该影像显示单元具有液晶晶格作为像素及CMOS电晶 体具有高工作电压,及 该第一控制电路包含一低压工作单元具有相对低 工作电压之CMOS电晶体及一高压工作单元具有高工 作电压之CMOS电晶体。25.如申请专利范围第23项之 方法,其中 该非选择性搀杂步骤系于薄膜形成时藉选自气体 添加及离子搀杂中之任一种制程进行,及 该选择性搀杂步骤系藉离子搀杂制程进行。26.如 申请专利范围第25项之方法,其中该离子搀杂制程 系经由使用具有直流长射丝离子源之非质量分离 型离子搀杂装置进行。27.如申请专利范围第23项 之方法,其中该于薄膜之p型杂质浓度系藉非选择 性搀杂步骤调整至不大于11018/立方厘米。28.一种 CMOS装置,其中形成p及n型薄膜电晶体,其中: 该p型薄膜电晶体具有一第一主动半导体层,其系 经由以p型杂质于不高11018/立方厘米浓度搀杂其 通道区形成,因此于第一主动半导体层厚度方向之 浓度分布为大致均匀,及 该n型薄膜电晶体具有一第二主动半导体层,系经 由以p型杂质于比第一主动半导体层更高浓度搀杂 其通道区形成,故于该第二主动半导体层之厚度方 向之浓度分布于接近表面有一峰。29.一种CMOS装置 ,其中形成p及n型薄膜电晶体,其中: 该p型薄膜电晶体具有一第一主动半导体层,其系 经由以p型杂质于不高11018/立方厘米浓度搀杂其 通道区形成,因此于第一主动半导体层度方向之浓 度分布为大致宽敞变化,及 该n型薄膜电晶体具有一第二主动半导体层,系经 由以p型杂质于此第一主动半导体层更高浓度搀杂 其通道区形成,故于该第二主动半导体层之厚度方 向之浓度分布于接近表面有一峰。30.如申请专利 范围第28项之装置,其中各该p及n型薄膜电晶体经 形成而使对应主动半导体层、一闸体绝缘膜及一 闸极系以此顺序向下缩窄,及于主动半导体设置源 体及汲体,该源体及汲体根据主动半导体层、闸体 绝缘膜、与闸极间之宽度差异而具有LDD结构。31. 如申请专利范围第28项之装置,其中一闸极系经由 于图样化位在各该薄膜电晶体之源体及汲体下方 的闸体绝缘膜形成。32.一种影像显示装置,包含: 一影像显示单元其中复数像素排列成为矩阵; 一第一控制电路用于控制影像显示单元之列之驱 动;及 一第二控制电路用于控制影像显示单元之栏之驱 动, 该影像显示单元及第一及第二控制电路中之至少 一者包含CMOS电晶体于各CMOS电晶体中形成p及n型薄 膜电晶体及其具有不同工作电压, 该p型薄膜电晶体具有一第一主动半导体层,其系 经由以p型杂质搀杂其通道区形成,故于第一主动 半导体层厚度方向之浓度分布大致均匀,及 该n型薄膜电晶体具有一第二主动半导体层,其系 经由以比第一主动半导体层更高浓度的p型杂质搀 杂其通道区形成,故于第二主动半导体层厚度方向 之浓度分布于接近表面有一峰値。33.一种影像显 示装置,包含: 一影像显示单元其中复数像素排列成为矩阵; 一第一控制电路用于控制影像显示单元之列之驱 动;及 一第二控制电路用于控制影像显示单元之栏之驱 动, 该影像显示单元及第一及第二控制电路中之至少 一者包含CMOS电晶体于各CMOS电晶体中形成p及n型薄 膜电晶体及其具有不同工作电压, 该p型薄膜电晶体具有一第一主动半导体层,其系 经由以p型杂质搀杂其通道区形成,故于第一主动 半导体层厚度方向之浓度分布大致宽度变化,及 该n型薄膜电晶体具有一第二主动半导体层,其系 经由以比第一主动半导体层更高浓度的p型杂质搀 杂其通道区形成,故于第二主动半导体层厚度方向 之浓度分布于接近表面有一峰値。34.如申请专利 范围第32项之装置,其中于p型薄膜电晶体通道区之 p型杂质浓度不高于11018/立方厘米。35.如申请专 利范围第32项之装置,其中: 该影像显示单元具有液晶晶格作为像及为CMOS电晶 体具有高工作电压,及 该第一控制单元包含一移相暂存器其具有相对低 工作电压之CMOS电晶体及一输出缓冲器其具有高工 作电压之CMOS电晶体。图式简单说明: 第一图为示意图显示根据第一具体例之CMOS-TFT之 主要部分; 第二图A及第二图B为线图显示当形成非晶形矽膜 时,阈电压及零电流对p型杂质(B)搀杂浓度之相关 性; 第三图A至第三图D为线图显示于CMOS-TFT通道深度方 向之p型杂质(B)之浓度分布; 第四图A至第四图C为线图显示当以p型杂质(B)进行 搀杂时Id-Vg特性之变化; 第五图A至第五图F为示意剖面图显示根据第二具 体例之CMOS-TFT制法之步骤顺序; 第六图为示意图显示非质量分离型离子搀杂装置 之主要部分; 第七图A至第七图D为线图显示使用直流离子搀杂 装置之低剂量搀杂实验; 第八图A至第八图D为示意剖面图显示根据第二具 体例之第一修改例之CMOS-TFT制法之步骤顺序; 第九图A及第九图B为示意剖面图显示根据第二具 体例之第二修改例之CMOS-TFT制法之步骤顺序; 第十图A至第十图H为示意剖面图显示根据第二具 体例之第三修改例之CMOS-TFT制法之步骤顺序; 第十一图A至第十一图D为示意剖面图显示根据第 二具体例之第四修改例之CMOS-TFT制法之步骤顺序; 第十二图A至第十二图F为示意剖面图显示根据第 二具体例之第五修改例之CMOS-TFT制法之步骤顺序; 第十三图为示意平面图显示根据第三具体例之液 晶显示器的主要组件; 第十四图为示意平面图显示液晶显示器之各驱动 电路之主要部分; 第十五图为示意平面图显示液晶显示器之闸体驱 动电路之主要部分; 第十六图A及第十六图B为电路图说明CMOS-TFT作为液 晶显示器之一组件之功能; 第十七图为电路图显示于液晶显示器之信号驱动 电路之移相暂存器及缓冲器的主要组件; 第十八图A及第十八图B为电路图显示于液晶显示 器之信号驱动电路之移相暂存器及缓冲器之正反 器的主要组件; 第十九图为电路图显示于液晶显示器之信号驱动 电路之类比开关之主要部分; 第二十图A及第二十图B为线图解说根据电路功能 设定CMOS-TFT及像素TFT之阈电压之原理; 第二十一图A及第二十一图B为线图解说根据电路 功能设定CMOS-TFT及像素TFT之阈电压之原理; 第二十二图为电路图显示液晶显示器之像素储存 格主要组件;及 第二十三图A及第二十三图B为示意平面图显示根 据第三具体例之修改之液晶显示器主要部分。 |
