| 主权项 |
1.一种半导体记忆装置,其特征系配置有:一复数的电极,该复数的电极系以能够2分割半导体晶片之方式来予以排列设置于中央部份;及一位址缓冲器,该位址缓冲器系接近于被供给位址讯号的上述电极而设置;及一记忆体阵列,该记忆体阵列系夹持形成有上述复数个电极的上述晶片中央部分而至少被分割成2个,且于复数的字元线与复数的位元线的交点,以矩阵方式配置有复数的记忆格;及一位址解码器,该位址解码器系设置于与形成有上述电极的中央部份呈相反侧之半导体晶片的周边部,而来选择上述字元线或位元线;及一预解码器,该预解码器系由中央部 份至设有上述位址解码器的晶片周边部份为止之中间部份进行上述位址讯号的解读。2.如申请专利范围第1项之半导体记忆装置,其中在上述记忆体阵列中包含缺陷救济用的预备字元线及预备位元线:配置一接近于配置有上述预解码器的部份而来进行不良位址的检测与选择预备字元线或位元线之救济电路。3.如申请专利范围第2项之半导体记忆装置,其中上述位址解码器为形成位元线的选择讯号之Y位址解码器;在上述半导体晶片的中央部份设置有:放大来自上述记忆格的读出讯号之主放大器,及形成供给上述记忆格的写入讯号之写入放大器;设置一沿着配置有上述预解码器的中间部份而邻接于记忆体阵列来形成字元线的选择讯号之X位址解码器。4.如申请专利范围第3项之半导体记忆装置,其中上述记忆体阵列系于上述中央部份被分割成2个群,各群又被分割成2个记忆体阵列,且在各群之彼此邻接的2个记忆体阵列之中间部份配置有上述预解码器。5.如申请专利范围第4项之半导体记忆装置,其中上述位元线系由形成折返位元线方式的一对互补位元线所构成,且在如此的互补位元线的一方与上述字元线的交点配置有动态型记忆格而构成记忆体阵列;上述互补位元线与字元线,系分别于分割成复数而构成的复数副阵列中分开配置;上述副阵列为:在上述复数的副字元线配列的两端侧,副字元线驱动电路将被予以分开而分割配置;在上述复数的互补位元线配列的两端侧,感测放大器将被予以分开而分割配置;上述1个副阵列,系以能够藉由上述复数的副字元线驱动电路列与上述复数的感测放大器列来予以包围之方式而形成者;又,对应于上述互补位元线,而于与彼呈垂直的方向上设置主字元线,并且对上述1条的主字元线分割复数条的副字元线,而且藉由上述1条的主字元线与选择复数条的副字元线中的1条副字元线的选择讯号会被予以传送的副字元选择线来选择1条的副字元线。6.如申请专利范围第5项之半导体记忆装置,其中上述感测放大器系形成共感测方式,并对应于以彼为中心而邻接之副阵列而设置;上述副字元线驱动电路,系选择以彼为中心而邻接之副阵列的副字元线。7.一种半导体记忆装置,系属于一种形成于4角形的领域内之半导体记忆装置,其特征系具备:沿着穿过上述半导体记忆装置的第1边而延伸之第1领域,及邻接于上述第1边的邻边之第2边而延伸之第2领域,沿着穿过上述第2边而延伸之第3领域;在上述第1领域内设有位址块及位址缓冲器;在上述第2领域内设有位址解码器;在上述第3领域内设有不良位址判定电路;又,以能够连接于上述第1领域,第2领域及第3领域之方式而设置记忆体阵列领域。8.如申请专利范围第7项之半导体记忆装置,其中上述位址缓冲器,系经由上述位址块来接受Y位址讯号;上述不良位址判定电路,系供以判定自上述位址缓冲器所接受的Y位址讯号是否为不良位址;上述位址解码器,系根据上述不良位址判定电路的判定结果来动作。9.如申请专利范围第8项之半导体记忆装置,其中复数的字元线,复数的位元线,复数的记忆格及复数的感测放大器被设置于上述记忆体阵列领域内;上述第1领域内包含主放大器;藉由上述位址解码器来形成位元线选择讯号;藉由上述主放大器来使自被选择的位元线取得的讯号放大。10.如申请专利范围第9项之半导体记忆装置,其中连接于上述位址解码器的预解码器系设置于上述第3领域。11.一种半导体记忆装置,系属于一种形成于4角形的领域内之半导体记忆装置,其特征系具备:沿着穿过上述半导体记忆装置的第1边而延伸之第1领域,及邻接于上述第1边的邻边之第2边而延伸之第2领域,沿着穿过上述第2边而延伸之第3领域。在上述第1领域内设有位址块及位址缓冲器;在上述第2领域内设有位于址解码器;在上述第3领域内设有预解码器;又,以能够连接于上述第1领域,第2领域及第3领域之方式而设置记忆体阵列领域。12.如申请专利范围第11项之半导体记忆装置,其中上述位址缓冲器,系经由上述位址块来接受Y位址讯号;上述预解码器,系针对自上述位址缓冲器所接受的Y位址讯号进行预解码;上述预解码器,系于接受上述预解码器的输出讯号之后而动作。13.如申请专利范围第12项之半导体记忆装置,其中复数的字元线,复数的位元线,复数的记忆格及复数的感测放大器被设置于上述记忆体阵列领域内;上述第1领域内包含主放大器;藉由上述位址解码器来形成位元线选择讯号;藉由上述主放大器来使自被选择的位元线取得的讯号放大。图式简单说明:第一图系表示本发明之动态型RAM之一实施例之概略布局图。第二图系表示供以说明本发明之动态型RAM之动作之概略布局图。第三图系表示供以说明用以选择第1图之互补位元线之Y系位址缓冲器,预解码器及解码器之概略电路图。第四图系表示供以说明本发明之动态型RAM之概略布局图。第五图系表示本发明之动态型RAM之副阵列及其周边电路之一实施例之概略布局图。第六图系表示形成本发明之动态型RAM之副阵列及其周边电路之阱领域之一实施之概略布局图。第七图系表示本发明之动态型RAM之感测放大器部及其周边电路之一实施例之要部电路图。第八图系表示本发明之动态型RAM之其他实施例之概略布局图。第九图系表示本发明之动态型RAM之一实施例之全体方块图。第十图系表示本发明之动态型RAM之一实施例之概略布局图。 |
