| 主权项 |
1.一种波管线结构之同步记忆体装置,其具有复数个并联于全局输入/输出线及输出驱动器之间之暂存器,该种波管线结构之同步记忆体装置包含:一内时脉信号产生机构,产生一内时脉信号仅在一输出致能信号被启动期间为输出资料之标准;及一资料输送机构,连接于复数个暂存器之输出端点与输出驱动器之间,此机构由内时脉信号之控制而切换,接收一启动之暂存器中储存之资料为输入,并传送此资料至输出驱动器。2.如申请专利范围第1项之波管线结构之同步记忆体装置,其中,内时脉信号产生机构包含:一延迟部份,其将一外时脉信号延迟一预定时间;一时脉升起期间侦感部份,连接至延迟部份之输出端点,及侦出外时脉信号之升起期间;及一逻辑作业部份,其接收输出致能信号及时脉升起期间侦感部份之输出信号,实施关于其之逻辑作业,并产生一具有在外时脉信号之升起时期中的固定脉冲宽之内时脉信号。3.如申请专利范围第2项之波管线结构之同步记忆体装置,其中之时脉升起期间侦感部份包含:复数个反相延迟元件,其将外输入时脉信号反相,并将外输入时脉信号延迟一预定时间;及一AND组合逻辑元件,其接收外时脉信号及反相延迟元件之输出信号。4.如申请专利范围第2项之波管线结构之同步记忆体装置,其中逻辑作业部份由一AND组合逻辑元件组成。5.如申请专利范围第1项之波管线结构之同步记忆体装置,其中资料输送机构包含:一切换元件,由内时脉信号所切换;及一主暂存器,与切换元件成串联连接。6.如申请专利范围第5项之波管线结构之同步记忆体装置,其中切换元件由一输送闸组成。图式简单说明:第一图A为一种波管线结构之传统同步记忆装置之方块图;第一图B为第一图A中之同步记忆体装置之作业时序图;第二图A为本发明之一种波管线结构之同步记忆体装置之方块图;第二图B为第二图A中同步记忆体装置之作业时序图;第三图A为第二图A中一内部时脉信号产生器之方块图;第三图B为一电路图,说明第三图A中一时脉升起期间侦感部份之第一实施例;及第三图C为第二图A中内部时脉信号产生器之作业时序图。 |
