| 主权项 |
1.一种可变延迟电路,串联连接有多个可变延迟闸, 其特征是: 在上述之串联连接之可变延迟闸中,在由于配线电 容量使输出电容量变大之可变延迟闸之输出段,设 置输出电容量调整元件,用来使上述之各个可变延 迟闸之输出电容量均等化。2.如申请专利范围第1 项之可变延迟电路,其中 使用缓冲器作为上述之输出电容量调整元件。3. 一种可变延迟电路,串联连接有多个可变延迟闸, 其特征是: 在上述之串联连接之可变延迟闸中,在由于配线电 容量使输入电容量变大之可变延迟闸之输入段,设 置输入电容量调整元件,用来使上述之各个可变延 迟闸之输入电容量均等化。4.如申请专利范围第1 项之可变延迟电路,其中 使用缓冲器作为上述之输入电容量调整元件。5. 如申请专利范围第2或4项之可变延迟电路,其中 设有与上述之缓冲器并联之虚拟缓冲器,用来调整 各个可变延迟闸之扇出。6.如申请专利范围第2或4 项之可变延迟电路,其中 设有与上述之缓冲器并联之2输入NOR闸,用来调整 各个可变延迟闸之扇出。7.如申请专利范围第1或3 项之可变延迟电路,其中 使用虚拟可变延迟闸作为上述之输入或输出电容 量调整元件。8.一种可变延迟电路,串联连接有多 个可变延迟闸,其特征是: 在上述之串联连接之可变延迟闸中,在由于配线电 容量使输出电容量变大之可变延迟闸之输出段,设 置输出电容量调整元件,用来使上述之各个可变延 迟闸之输出电容量均等化;和 在上述之串联连接之可变延迟闸中,在由于配线电 容量使输入电容量变大之可变延迟闸之输入段,设 置输入电容量调整元件,用来使上述之各个可变延 迟闸之输入电容量均等化。9.如申请专利范围第8 项之可变延迟电路,其中 上述之输入电容量调整元件和输出电容量调整元 件分别使用缓冲器。10.如申请专利第8项之可变延 迟电路,其中 上述之输入电容量调整元件和输出电容量调整元 件分别使用反相器。11.如申请专利第8项之可变延 迟电路,其中 使用反相器和2输入NAND闸之并联电路作为上述之 输出电容量调整元件,和使用2输入NAND闸作为上述 之输入电容量调整元件。12.一种可变延迟电路,串 联连接有多个可变延迟闸,其特征是: 在各个可变延迟闸之前后设置缓冲器,用来使上述 之各个可变延迟闸之输入,输出电容量均等化。13. 如申请专利范围第1.3.8.12项之任何一项之可变延 迟电路,其中 上述之各个可变延迟闸以指定之个数作为1个块, 各个块被配置在不容易附加配线电容量之区域。 14.如申请专利范围第13项之可变延迟电路,其中 构成上述之各个可变延迟块之各个可变延迟闸被 配置成互相邻接,和用以连接各个可变延迟闸间之 输出配线长度成为相等。15.一种可变延迟电路,串 联连接有多个可变延迟闸,其特征是: 串联连接比所需要之段数多之可变延迟闸,在该等 串联连接之可变延迟闸之中,使延迟时间增加量较 大之闸成为不可使用的进行无效化。图式简单说 明: 第一图表示本发明之实施形态1之可变延迟电路之 构造。 第二图表示本发明之实施形态2之可变延迟电路之 构造。 第三图表示本发明之实施形态3之可变延迟电路之 构造。 第四图表示本发明之实施形态4之可变延迟电路之 构造。 第五图表示本发明之实施形态5之可变延迟电路之 构造。 第六图表示本发明之实施形态6之可变延迟电路之 构造。 第七图表示本发明之实施形态7之可变延迟电路之 构造。 第八图表示本发明之实施形态8之可变延迟电路之 构造。 第九图表示本发明之实施形态9之可变延迟电路之 构造。 第十图表示本发明之实施形态10之可变延迟电路 之构造(图a),以图(b)、(c)用来说明其动作。 第十一图表示习知之可变延迟电路之构造。 第十二图表示上述之习知之可变延迟电路之等値 电路。 第十三图表示习知之另一可变延迟电路之构造。 |
