| 主权项 |
1.一种时钟监视器电路,其特征在于具备: 第1及第2延迟以及时钟信号产生机构,在停止时各 输入固定于低电平之时钟信号及反转时钟信号,使 该等只延迟特定时间,便产生低电平区间不互相重 叠之第1及第2信号;及 逻辑和机构,计算该等第1及第2信号的逻辑和,产生 停止时钟信号。 3.如申请专利范围第1项之时钟监视器电路,其中前 述第1延迟及时钟信号产生机构具备: 第1延迟机构,产生第1延迟脉冲,该1延迟脉冲系在 前述时钟信号自低电平转移至高电平时,使前述时 钟信号延迟第1特定时间;在前述时钟信号自高电 平转移至低电平时,使前述时钟信号只延迟比第1 特定时间长的第2特定之时间者;及 第1逻辑和机构,计算前述时钟信号与前述第2延迟 机构的输出信号的逻辑和。 3.如申请专利范围第2项之时钟监视器电路,其中前 述第1延迟机构具备: 复数个串联之反相器,输入前述时钟信号,产生前 述第1延迟脉冲。 4.如申请专利范围第3项之时钟监视器电路,其中前 述复数个反相器系由特定数量之以下元件串联构 成: 尺寸小的第1上拉式(pull-up)电晶体,回应前述低电 平之时钟信号而成为〝开〞(on): 第1反相器,由尺寸大的第2下拉式(pull-down)电晶体 所成,该第2下拉式电晶体系回应前述高电平之时 钟信号而成为〝开〞(on);及 第2反相器,由尺寸大的第2上拉式电晶体与尺寸小 的第2下拉式电晶体所成;该第2上拉式电晶体系回 应前述第1反相器之低电平的输出信号而成为〝开 〞(on)者; 该第2下拉式电晶体系回应前述第2反相器之高电 平的输出信号而成为〝开〞(on)者。 5.如申请专利范围第1项之时钟监视器电路,其中前 述第2延迟及时钟信号产生机构具备: 第2延迟机构,产生第1延迟脉冲,该第1延迟脉冲系 在前述反转时钟信号自低电平转移至高电平时,使 前述反转时钟信号只延迟第1特定时间,在前述反 转时钟信号自高电平转移至低电平时,使前述反转 时钟信号只延迟第2特定时间者;及 第2逻辑和机构,计算前述反转时钟信号与前述第2 延迟机构的输出信号之逻辑和。 6.如申请专利范围第5项之时钟监视器电路,其中前 述第2延迟机构具备: 复数个串联之反相器,输入前述反转时钟信号,产 生前述第1延迟脉冲。 7.如申请专利范围第6项之时钟监视器电路,其中前 述复数个反相器系由特定数量之以下元件串联构 成: 第3反相器,由尺寸小的第3上拉式电晶体与尺寸大 的第3下拉式电晶体所成,该第3上拉式电晶体系回 应前述低电平的反转时钟信号而成为〝开〞者,该 第3下拉式电晶体系回应前述高电平的反转时钟信 号而成为〝开〞者; 尺寸大的第4上拉式电晶体,回应前述第3反相器的 低电平的输出信号而成为〝开〞;及 第4反相器,由尺寸小的第4下拉式电晶体所成,该第 4下拉式电晶体系回应前述第3反相器的高电平的 输出信号而成为〝开〞者。 8.一种时钟监视器电路,其特征在于具备: 第1及第2延迟以及时钟信号产生机构,在停止时各 输入固定于高电平之时钟信号及反转时钟信号,使 该等只延迟特定时间,便产生高电平区间不互相重 叠之第1及第2信号;及 非逻辑积机构,计算前述第1及第2信号之逻辑积的 反转値,产生停止时钟信号。 9.如申请专利范围第8项之时钟监视器电路,其中前 述第1延迟及时钟信号产生机构具备: 第1延迟机构,产生第1延迟脉冲,该第1延迟脉冲系 在前述时钟信号自低电平转移至高电平时,使前述 时钟信号只延迟第1特定时间,在前述时钟信号自 高电平转移至低电平时,使前述时钟信号只延迟比 前述第1特定时间短的第2特定时间者;及 第1逻辑积机构,计算前述时钟信号与前述第2延迟 机构的输出信号之逻辑积。 10.如申请专利范围第9项之时钟监视器电路,其中 前述第1延迟机构具备: 复数个串联的反相器,输入前述时钟信号,产生前 述第1延迟脉冲。 11.如申请专利范围第10项之时钟监视器电路,其中 前述复数个反相器系由特定数量之以下元件串联 构成: 第1反相器,由尺寸大的第1上拉式电晶体与尺寸小 的第2下拉式电晶体所成,该第1拉式电晶体系回应 前述低电平的时钟信号而成为〝开〞者,该第2下 拉式电晶体系回应前述高电平的时钟信号而成为 〝开〞者;及 第2反相器,由尺寸小的第2上拉式电晶体与尺寸大 的第2下拉式电晶体所成,该第2上拉式电晶体系回 应前述第1反相器的低电平的输出信号而成为〝开 〞者,该第2下拉式电晶体系回应前述第2反相器的 高电平的输出信号而成为〝开〞者。 12.如申请专利范围第8项之时钟监视器电路,其中 前述第2延迟及时钟信号产生机构具备: 第2延迟机构,产生第1延迟脉冲,该第1延迟脉冲系 在前述反转时钟信号自低电平转移至高电平时,使 前述反转时钟信号只延迟第1特定时间,在前述反 转时钟信号自高电手转移至低电平时,使前述反转 时钟信号只延迟第2特定时间者:及 第2逻辑积机构,计算前述反转时钟信号与前述第2 延迟机构的输出信号的逻辑积。 13.如申请专利范围第12项之时钟监视器电路,其中 前述第2延迟机构具备: 复数个串联的反相器,输入前述反转时钟信号,产 生前述第1延迟脉冲。 14.如申请专利范围第13项之时钟监视器电路,其中 前述复数个反相器系由特定数量之以下元件串联 构成: 第3反相器,由尺寸大的第3上拉式电晶体与尺寸小 的第3下拉式电晶体所成,该第3上拉式电晶体系回 应前述低电平的反转时钟信号而成为〝开〞者,该 第3下拉式电晶体系回应前述高电平的反转时钟信 号而成为〝开〞者;及 第4反相器,由尺寸小的第4上拉式电晶体与尺寸大 的第4下拉式电晶体所成,该第4上拉式电晶体系回 应前述第3反相器的低电平的输出信号而成为〝开 〞者,该第4下拉式电晶体系回应前述第3反相器的 高电平的输出信号而成为〝开〞者。 15.一种时钟监视器电路,其特征在于具备: 互斥述辑和机构,将在停止时固定于高电平或低电 平,实质上没有时滞(Skewv)的时钟信号及反转时钟 信号予以输入,计算该等约互斥逻辑和,产生停止 时钟信号。 16.一种半导体记忆体装置,其系与时钟信号同步动 作之同步型半导体记忆体装置,其特征在于: 具备:第1及第2延迟以及时钟信号产生机构,在停止 时各输入固定于低电平之时钟信号及反转时钟信 号,使该等只延迟特定时间,便产生低电平区间不 互相重叠之第1及第2信号;及 逻辑和机构,计算该等第1及第2信号的逻辑和,产生 停止时钟信号; 将前述停止时钟信号用以作为减少备用时的电流 消耗之控制信号。 17.如申请专利范围第16项之半导体记忆体装置,其 中前述第1延迟及时钟信号产生机构具备: 第1延迟机构,产生第1延迟脉冲,该第1延迟脉冲系 在前述时钟信号自低电平转移至高电平时,使前述 时钟信号延迟第1特定时间;在前述时钟信号自高 电平转移至低电平时,使前述时钟信号只延迟比第 1特定时间长的第2特定时间者;及 第1逻辑和机构,计算前述时钟信号与前述第2延迟 机构的输出信号的逻辑和。 18.如申请专利范围第16项之半导体记忆体装置,其 中前述第2延迟及时钟信号产生机构具备: 第2延迟机构,产生第1延迟脉冲,该第1延迟脉冲系 在前述反转时钟信号自低电平转移至高电平时,使 前述反转时钟信号只延迟第1特定时间,在前述反 转时钟信号自高电平转移至低电平时,使前述反转 时钟信号只延迟第2特定时间者;及 第2逻辑和机构,计算前述反转时钟信号与前述第2 延迟机构的输出信号之逻辑和。 19.一种半导体记忆体装置,其系与时钟信号同步动 作之同步型半导体记忆体装置,其特征在于具备: 第1及第2延迟以及时钟信号产生机构,在停止时各 输入固定于高电平之前述时钟信号及前述时钟信 号反转之时钟信号,使该等只延迟特定时间,便产 生高电平区间不互相重叠之第1及第2信号;及 非逻辑积机构,计算前述第1及第2信号之逻辑积的 反转値,产生停止时钟信号; 前述停止时钟信号系用以作为使备用时的电流消 耗减少之控制信号。 20.如申请专利范围第19项之半导体记忆体装置,其 中前述第1延迟及时钟信号产生机构具备: 第1延迟机构,产生第1延迟脉冲,该第1延迟脉冲系 在前述时钟信号自低电平转移至高电平时,使前述 时钟信号只延迟第1特定时间,在前述时钟信号自 高电平转移至低电平时,使前述时钟信号只延迟比 前述第1特定时间短的第2特定时间者;及 第1逻辑积机构,计算前述时钟信号与前述第2延迟 机构的输出信号之逻辑积。 21.如申请专利范围第19项之半导体记忆体装置,其 中前述第2延迟及时钟信号产生机构具备: 第2延迟机构,产生第1延迟脉冲,该第1延迟脉冲系 在前述反转时钟信号自低电平转移至高电平时,使 前述反转时钟信号只延迟第1特定时间,在前述反 转时钟信号自高电平转移至低电平时,使前述反转 时钟信号只延迟第2特定时间者;及 第2逻辑积机构,计算前述反转时钟信号与前述第2 延迟机构的输出信号的逻辑积。 22.一种半导体记忆体装置,其系与时钟信号同步动 作之同步型半导体记忆体装置,其特征在于具备: 互斥逻辑和机构,将在停止时固定于高电平或低电 平,没有时滞(Skew)的前述时钟信号及使前述时钟信 号反转之时钟信号予以输入,计算该等的互斥逻辑 和,产生停止时钟信号; 将前述停止时钟信号用以作为减少备用时的电流 消耗之控制信号。图式简单说明: 第一图:本发明之一较佳实施形态之时钟监视器电 路的一实施例之电路图。 第二图:第一图所示之延迟及时钟产生电路之实施 例的构造。 第三图:第二图所示之延迟电路之电路图。 第四图、第五图:说明第一图所示之电路的动作之 动作时序图。 第六图:本发明之其他较佳实施形态之时钟监视器 电路的其他实施例的电路图。 第七图:第六图所示之延迟及时钟产生电路之实施 例的构造。 第八图:第七图所示之延迟电路的电路图。 第九图、第十图:说明第六图所示之电路的动作之 动作时序图。 第十一图:本发明之另一其他较佳实施形态之时钟 监视器电路的另一其他实施例的电路。 |
