在极大型积体电路之元件中形成着床垫的方法

摘要

一种用以增加着床垫(Landing Pad)面积的方法，包含下列步骤:沈积一多晶矽层于半导体元件之记忆单元的整个表面之上、覆盖一光阻层于多晶矽层上、藉由曝光的技术使用而形成光阻层覆盖区用以覆盖半导体元件之着床垫区域的多晶矽层；并接着沈积一高分子层于上述半导体结构的整个表面上。随后利用光阻与高分子间隙壁(Polymer Spacer)当作光罩蚀刻多晶矽层，因而只有位于光罩下方的多晶矽层会被保留。而由于高分子间隙壁的使用，将保护其下的多晶矽不会受到蚀刻伤害，并可进一步增大所形成之着床垫的面积。最后以传统的O2电浆方式除去光阻与高分子间隙壁，以在减少微粒污染的情形之下形成增大的着床垫于接触窗上。

主权项

1.一种于半导体元件中形成着床垫的方法,该半导体元件被分割成主动区域与绝缘区域,该方法至少包含下列步骤:(a)沈积一导电层;(b)沈积一光阻层于该导电层上,并显影该光阻层以覆盖用以形成着床垫之该导电层区域;(c)沈积一高分子层于该导电层与该光阻层上;(d)蚀刻该高分子层以形成高分子间隙壁于该光阻层的侧壁上;(e)蚀刻未被该光阻层与该高分子间隙壁覆盖之该导电层;及(f)除去该光阻层与该高分子间隙壁,因而形成增大的着床垫。2.如申请专利范围第1项之方法,其中上述之高分子层系藉由电浆沈积制程所沈积而得。3.如申请专利范围第1项之方法,其中上述之高分子层系藉由电浆沈积制程所蚀刻而得。4.如申请专利范围第1项之方法,其中上述之高分子层系于同一个电浆反应蚀刻反应室中沈积与蚀刻。5.一种于半导体元件中形成着床垫的方法,该方法至少包含下列步骤:(a)提供一半导体底材,该半导体底材中具有主动区域与绝缘区域;(b)沈积一导电层,并依序沈积一抗反射层、一第二阻绝层于该半导体底材上,并蚀刻该沈积层以除去位于主动区域上方所有之沈积层;(c)沈积一导电层;(d)沈积一光阻层于该导电层上并显影该光阻层以覆盖用以形成着床垫之该导电层区域;(e)沈积一高分子层于该光阻层及该导电层之上;(f)蚀刻该高分子层,以形成高分子间隙壁于该光阻层的侧壁上;(a)蚀列未被该光阻层与该高分子间隙壁覆盖之该导电层;及(h)除去该光阻层与该高分子间隙壁,因而形成增大的着床垫。6.如申请专利范围第5项之方法,其中上述之步骤(e)到步绋(g)皆于同一电浆蚀刻反应室中进行。7.如申请专利范围第5项之方法,其中上述之步骤(c)前更包含一于步骤(b)所形成结构之侧壁形成间隙壁之步骤。图式简单说明:第一图-第七图为部份半导体元件的截面图,用以显示本发明中上述于极大型积体电路(ULSI)中形成着床垫(Landing Pad)之方法的各步骤;及第八图-第十图为部份半导体元件的截面图,用以显示本习知技艺中上述于极大型积体电路(ULSI)中形成着床垫(Landing Pad)之方法的各步骤。