| 主权项 |
/AIT{1.一种半导体装置,包含:}/ait{-非挥发记忆装置,该非挥发记忆装置包括:}/ait{-浮动闸电极经由第一闸绝缘膜而形成在半导体基底之一活性区域之表面上;}/ait{-控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上;和}/ait{用于浮动闸电极之一源极和一汲极形成在半导体基底之活性区域之表面上;}/ait{其中浮动闸电极选自非晶矽或多晶矽膜,且具有小于10nm之平均厚度。}/AIT{2.一种半导体装置,包括:}/ait{-非挥发记忆装置,该非挥发记忆装置包括:}/ait{-浮动闸电极经由第一闸绝缘膜而形成在半导体基底之一活性区域之表面上;}/ait{-控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上;和}/ait{用于浮动闸电极之一源极和一汲极形成在半导体基底之活性区域之表面上;}/ait{其中浮动闸电极选自非晶矽或多晶矽膜,且具有小于8nm之平均厚度。}/AIT{3.如申请专利范围第1或2项之半导体装置,其中浮动闸电极由多晶矽膜制成。}/AIT{4.一种半导体装置,包含:}/ait{-非挥发记忆装置,该非挥发记忆装置包括:}/ait{-浮动闸电极经由第一闸绝缘膜而形成在半导体基底之一活性区域之表面上;}/ait{-控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上;和}/ait{用于浮动闸电极之一源极和一汲极形成在半导体基底之活性区域之表面上;}/ait{其中该浮动闸电极由非晶矽膜制成。}/AIT{5.一种半导体装置,包含:}/ait{-非挥发记忆装置,该非挥发记忆装置包括:}/ait{-浮动闸电极经由第一闸绝缘膜而形成在半导体基底之一活性区域之表面上;}/ait{-控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上;和}/ait{用于浮动闸电极之一源极和一汲极形成在半导体基底之活性区域之表面上;}/ait{其中该浮动闸电极包括多数之导体或半导体膜,且在形成浮动闸电极之膜中,和第一闸绝缘膜接触之一膜为非晶或多晶矽膜,且具有小于10nm之平均厚度。}/AIT{6.一种半导体装置,包含:}/ait{-非挥发记忆装置,该非挥发记忆装置包括:}/ait{-浮动闸电极经由第一闸绝缘膜而形成在半导体基底之一活性区域之表面上;}/ait{一控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上;和}/ait{用于浮动闸电极之一源极和一汲极形成在半导体基底之活性区域之表面上;}/ait{其中该浮动闸电极包括多数之导体或半导体膜,且在形成浮动闸电极之膜中,和第一闸绝缘膜接触之一膜为非晶或多晶矽膜,且具有小于8nm之平均厚度。}/AIT{7.如申请专利范围第5或6项之半导体装置,其中该浮动闸电极为多晶矽膜。}/AIT{8.一种半导体装置,包含:}/ait{-非挥发记忆装置,该非挥发记忆装置包括:}/ait{-浮动闸电极经由第一闸绝缘膜而形成在半导体基底之一活性区域之表面上;}/ait{-控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上;和}/ait{用于浮动闸电极之一源极和一汲极形成在半导体基底之活性区域之表面上;}/ait{其中该浮动闸电极包括多数之导体或半导体膜,且在形成浮动闸电极之膜中,和第一闸绝缘膜接触之一膜为非晶矽膜。}/AIT{9.如申请专利范围第5.6或8项之半导体装置,进一步包含一薄绝缘层在介于和浮动绝缘膜接触之非晶矽膜和一重叠导体或半导体膜间之边界上。}/AIT{10.一种半导体装置,包含:}/ait{-非挥发记忆装置,该非挥发记忆装置包括:}/ait{-浮动闸电极经由第一闸绝缘膜而形成在半导体基底之一活性区域之表面上;}/ait{-控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上;和}/ait{用于浮动闸电极之一源极和一汲极形成在半导体基底之活性区域之表面上;}/ait{其中该浮动闸电极包括多数之导体或半导体膜,这些导体或半导体膜以相同的光罩形成,且在形成浮动闸电极之膜中,和第一闸绝缘膜接触之一膜为非晶或多晶矽膜,且具有小于10nm之平均厚度。}/AIT{11.一种半导体装置,包含:}/ait{-非挥发记忆装置,该非挥发记忆装置包括:}/ait{-浮动闸电极经由第一闸绝缘膜而形成在半导体基底之一活性区域之表面上;}/ait{-控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上;和}/ait{用于浮动闸电极之一源极和一汲极形成在半导体基底之活性区域之表面上;}/ait{其中该浮动闸电极包括多数之导体或半导体膜,这些导体或半导体膜以相同的光罩形成,且在形成浮动闸电极之膜中,和第一闸绝缘膜接触之一膜为非晶或多晶矽膜,且具有小于8nm之平均厚度。}/AIT{12.一种半导体装置之制法,该半导体装置具有非挥发记忆装置,每个非挥发记忆装置包括一浮动闸电极经由第一闸绝缘膜而形成在半导体基底之活性区域之表面上和一控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上,该半导体装置之制法至少包括下列步骤(a)至(g):}/ait{(a)形成一非晶或多晶矽膜当成第一闸材料且平均厚度小于8nm在第一闸绝缘膜之表面之一部份上,而后形成一绝缘薄膜和一无掺杂非晶矽膜在非晶或多晶矽膜之表面上;}/ait{(b)形成第一闸材料,其中多晶矽膜之表面覆盖以阻止氧化光罩且其在闸长度方向之宽度受到界定;}/ait{(c)执行热处理以在半导体基底之活性区域之表面上形成热氧化绝缘膜;}/ait{(d)移去阻止氧化光罩;}/ait{(e)形成第二闸材料在热氧化绝缘膜和第一闸材料之表面上,该第二闸材料由矽膜制成,且其在闸长度方向之宽度受到界定;}/ait{(f)形成第二闸绝缘膜在第二闸材料之表面上;和}/ait{(g)形成第三闸材料在第二闸绝缘膜之表面上。}/AIT{13.一种半导体装置之制法,该半导体装置具有非挥发记忆装置,每个非挥发记忆装置包括一浮动闸电极经由第一闸绝缘膜而形成在半导体基底之活性区域之表面上和一控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上,该半导体装置之制法至少包括下列步骤(a)至(f):}/ait{(a)形成第一闸材料在第一闸绝缘膜之表面之一部份上,其中具有厚度小于10nm之非晶或多晶矽膜形成层在第一闸绝缘膜上,其中最上层之表面覆盖以阻止氧化光罩,且其在闸长度方向上之宽度受到界定;}/ait{(b)执行热处理以在半导体基底之活性区域之表面上形成热氧化绝缘膜;}/ait{(c)移去阻止氧化光罩;}/ait{(d)形成第二闸材料在热氧化绝缘膜和第一闸材料之表面上,该第二闸材料由矽膜制成,且其在闸长度方向之宽度受到界定;}/ait{(e)形成第二闸绝缘膜在第二闸材料之表面上;和}/ait{(f)形成第三闸材料在第二闸绝缘膜之表面上。}/AIT{14.一种半导体装置之制法,至少包含下列步骤:}/ait{以化学蒸气沉积法,使用乙矽烷,在小于480℃之温度下,形成厚度小于8nm之非晶矽膜;和}/ait{在小于800℃之温度下,形成绝缘膜在非晶矽膜之表面上;}/ait{其中后续之步骤在小于800℃下进行。}/AIT{15.一种半导体装置,包含:}/ait{-非挥发记忆装置,该非挥发记忆装置包括:}/ait{-浮动闸电极经由第一闸绝缘膜而形成在半导体基底之一活性区域之表面上;}/ait{-控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上;和}/ait{-源极和一汲极形成在半导体基底之活性区域之表面上;}/ait{其中该浮动闸电极包括非晶矽之第一膜。}/AIT{16.如申请专利范围第15项之半导体装置,其中该浮动闸电极包含多晶矽制成之第二膜,在第一膜上,第二膜比第一膜厚。}/AIT{17.如申请专利范围第16项之半导体装置,其中该浮动闸电极进一步包含第三膜在该第二膜上,该第三膜在闸极长度方向上延伸超过第二膜之两侧。}/AIT{18.如申请专利范围第17项之半导体装置,其中第三膜之表面,相对于相邻第二膜之表面,是粗糙的。}/AIT{19.一种半导体装置,包含:}/ait{-非挥发记忆装置,该非挥发记忆装置包括:}/ait{-浮动闸电极经由第一闸绝缘膜而形成在半导体基底之一活性区域之表面上;}/ait{-控制闸电极经由第二闸绝缘膜而形成在浮动闸电极之表面上;和}/ait{-源极和一汲极形成在半导体基底之活性区域之表面上;}/ait{其中浮动闸电极包括由选自含非晶矽,多晶矽和其组合之群之材料所制成之第一膜,该第一膜之平均厚度小于10nm。}/AIT{20.如申请专利范围第19项之半导体装置;其中浮动闸电极进一步包含由多晶矽制成之第二膜在第一膜上,该第二膜较第一膜厚。}/AIT{21.如申请专利范围第20项之半导体装置,其中第一膜提供在第一闸绝缘膜上并与其接触,且第二膜提供在第一膜上。}/AIT{22.一种半导体装置之制法,包含下列步骤:}/ait{形成一非晶矽膜,该非晶矽膜具有一厚度;和}/ait{在使非晶矽不结晶之温度下,形成一绝缘膜在非晶矽膜之表面,该温度低于根据该非晶矽膜厚度之结晶温度,}/ait{其中,在形成绝缘膜后,后绩之步骤乃在使非晶矽不结晶之温度下执行,该温度低于根据非晶矽膜厚度之结晶温度。}/AIT{23.如申请专利范围第22项之半导体装置之制法,其中非晶矽膜藉由化学蒸气沉积,使用乙矽烷当成气体源,在小于480℃之温度下形成。}/AIT{24.如申请专利范围第22项之半导体装置之制法,其中非晶矽膜之厚度小于8nm。}/AIT{25.如申请专利范围第22项之半导体装置之制法,其中非晶矽膜之厚度最多5nm,且形成绝缘膜和该后续步骤之温度最高约750℃。}/AIT{26.如申请专利范围第22项之半导体装置之制法,其中非晶矽膜之厚度最多为3nm,且形成绝缘膜和该后绩步骤之温度最高约为800℃。}/AIT{27.如申请专利范围第22项之半导体装置之制法,其中非晶矽膜之厚度最多为2nm,且形成绝缘膜和该后续步骤之温度最高约为850℃。}/AIT{28.一种半导体装置之制法,包含之步骤为:}/ait{形成由一电极之第一膜在半导体基底上之闸绝缘膜上,第一膜由选自含非晶矽,多晶矽和其混合物所组成之群之材料制成,第一膜之厚度小于10nm;}/ait{形成一绝缘薄膜在第一膜上;和}/ait{形成该电极之导电第二膜在绝缘薄膜上,该第二膜较第一膜厚。}/AIT{29.如申请专利范围第28项之半导体装置之制法,其中,在形成第二膜后,进一步包含执行热处理之步骤,其中在该热处理时,绝缘薄膜受到消除。}/AIT{30.如申请专利范围第29项之半导体装置之制法,其中该绝缘薄膜之厚度为0.3至1nm。}/AIT{31.如申请专利范围第30项之半导体装置之制法,其中该绝缘薄膜为氧化矽膜。}/AIT{32.如申请专利范围第31项之半导体装置之制法,其中该第一膜之厚度小于8nm。}/AIT{33.一种半导体装置之制法,包含之步骤为:}/ait{形成一电极之第一膜,在半导体基底上之一闸绝缘膜上,第一膜由非晶矽制成;}/ait{在第一膜上形成一绝缘薄膜;和}/ait{形成该电极之导电第二膜在绝缘薄膜上,第二膜较第一膜厚。}/AIT{34.如申请专利范围第33项之半导体装置之制法,在形成第二膜后,进一步包含执行热处理之步骤,其中在该热处理时,绝缘薄膜受到消除。}/AIT{35.如申请专利范围第34项之半导体装置之制法,其中第二膜掺杂有杂质,且在该热处理时,在第二膜中之杂质扩散进入第一膜。}/tt第一图使用平面电容之横截面说明本发明之基本特征。第二图为习知平面电容之横截面和本发明比较。第三图为每个样本之状况表,用以说明本发明之基本特征。第四图为在应用固定电流应力后,在低电场上之漏电流密度之比较图。第五图为在应用固定电流应力后,写入/抹除(F-N)电流之比较图。第六图为在固定电流应力下(对于受到900℃之热处理之电容而言),改变至崩溃分布之比较图。第七图为在固定电流应力下(对于受到750℃之热处理之电容而言)崩溃时间分布之比较图。第八图为本发明之第一实施例之第一记忆胞之横截面图。第九图为本发明之第二实施例之第一记忆胞之横截面图。第十图为比较使用在第二实施例中之习知记忆胞之横截面图。第十一图记忆炮之写入/抹除时间之比较图(受到900℃之热处理)。第十二图为记忆胞之写入/抹除时间之比较图(受到750℃之热处理)。第十三图为本发明之第二实施例之一记忆胞之横截面图。第十四图为记忆胞之写入/抹除时间之比较图(受到900℃之热处理)。第十五图为在应用固定电流应力前后,电流电场特性之比较图。第十六图为介于闸绝缘膜之厚度和电流密度间之一般关系图。第十七图为安装在半导体积体电路上之记忆阵列之主要部份二等效电路图,当成本发明之第三实施例。第十八图为第十七图之半导体积体电路装置之主要部份之平面图。第十九图为沿第十八图之A-A线所截取之主要横截面图。第二十图为沿第十八图之B-B线所截取之主要横截面图。第二十一图为用以说明制造半导体积体电路装置之方法之主要部份横截面。第二十二图为用以说明制造半导体积体电路装置之方法之主要部份横截面。第二十三图为用以说明制造半导体积体电路装置之方法之主要部份横截面。第二十四图为用以说明制造半导体积体电路装置之方法之主要部份横截面。第二十五图为用以说明制造半导体积体电路装置之方法之主要部份横截面。第二十六图为用以说明制造半导体积体电路装置之方法之主要部份横截面。第二十七图为用以说明制造半导体积体电路装置之方法之主要部份横截面。第二十八图为在第三实施例中之记忆胞之变化之主要部份横截面图。第二十九图为非晶矽膜之厚度与结晶温度之关系。 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