| 主权项 |
1.一种用以降低备载电流的电路,包括:一PMOS电晶体,连接于一电源供应电压端;一NMOS电晶体,连接于一接地电压端;以及一开关元件,位于该PMOS电晶体与该NMOS电晶体之间,以阻断经由该PMOS电晶体流至该NMOS电晶体之一漏电流。2.如申请专利第1项之电路,其中该开关元件包括所有可由PMOS电晶体、NMOS电晶体与半导体其中之一所构成的开关元件。3.如申请专利第1项之电路,其中该开关元件之一临限电压可以比该PMOS电晶体与该NMOS电晶体其中之一之一临限电压高与低两种情况之任一种。4.如申请专利第1项之电路,其中该PM OS一电晶体与该NMOS电晶体的数目包括单一与复数个其中一种情形。5.如申请谆利第2项之电路,其中该开关元件所具有之该NMOS电晶体在一主动状态为打开,而在一备载状态时为关闭。6.一种用以降低备载电流之电路,包括:一电源供应电压端与一接地电压端;复数个逻蝟电路,由位于该电源供应电压端以及该接地电压端之间之复数个PMOS电晶体与复数个NMOS电晶体所形成;以及一选择电晶体,位于每一该些逻辑电路之该PMOS电晶体与该NMOS电晶体之间,用以在一备载状态阻断一漏电流从该PMOS电晶体通往该NMOS电晶体之一通路。7.如申请专利范围第6项之电路,其中该开关元件为一NMOS电晶体与一PMOS电晶体其中之一。8.如申请专利范围第6项之电路,其中该选择电晶体为具有低于在该逻辑电路中之该NMOS电晶体之该临限电压之临限电压之NMOS电晶体与具有低于在该逻辑电路中之该PMOS电晶体之该临限电压之临限电压之PMOS电晶体其中之一。9.如申请专利范围第6项之电路,其中该逻辑电路区包括所有的逻辑电路,包括转换器、NAND闸以及NOR闸。10.一种用以降低备载电流之电路,包括:一电源供应电压端以及一接地电压端;以位于该电源供应电压端与该接地电压端之间之复数个NMOS电晶体以及复数个PMOS电晶体所构成之复数个逻辑电路元件;以及在该复数个逻辑电路中之每一单数号逻辑电路中的NMOS电晶体与PMOS电晶体之间之一选择电晶体,欲以在一备载状态阻断从该PMOS电晶体通往该NMOS电晶体之一漏电流。11.如专利申请范围第10项之电路,其中该逻辑电路包括转换器、NAND闸以及NOR闸等逻辑电路。12.如专利申请范围第10项之电路,其中该选择电晶体为一NMOS电晶体与一PMOS电晶体其中任一种。13.如专利申请范围第12项之电路,其中该选择电晶体具有低于该逻辑电路中之该NMOS电晶体与该PMOS电晶体之一临限电压。14.如专利申请范围第13项之电路,其中该选择电晶体之该PMOS电晶体与该电路中之该NMOS电晶体形成于一N井上。15.如专利申请范围第14项之电路,其中形成于该N井上之该PMOS电晶体具有会因为在一备载状态下施加一电压于该N井血升高之一临限电压。16.如专利申请范围第13项之电路,其中该选择电晶体之该PMOS电晶体与该电路中之该NMOS电晶体形成于一P井上。17.如专利申请范围第14项之电路,其中形成于该N井上之该PMOS电晶体具有会因为在一备载状态下施加一电压于该P井而升高之一临限电压。图式简单说明:第一图绘示用以降低备载电流之第一种习知电路;第二图绘示用以降低备载电流之第二种习知电路;第三图绘示依照本发明之第一较佳实施例,一种用以降低备载电流之电路;第四图绘示依照本发明之第二较佳实施例,一种用以降低备载电流之电路;第五图绘示依照本发明之第一及第二较佳实施例一种NAND闸极的应用;第六图绘示依照本发明之第三较佳实施例一种用以降低备载电流之电路;第七图绘示一种CMOS的剖面图以说明第六图;以及第八图绘示另一种CMOS的剖面图以说明第六图。 |
