制造CMOS积体电路之方法

摘要

一电介质层(22)与一矽层(23)施加于一基体(21),以制造一种积体CMOS电路。于该基体(21)内绝缘相邻之主动区之绝缘结构(26)形成期间,将矽层(23)以此一方式建构,即,包含有依序作不同掺杂的分隔副区域。藉由一导电层的全表面淀积,以及导电层与所建构之矽层的共同建构,形成不同掺杂之闸极电极(215,216)及一金属平面(217),藉此,闸极电极(215,216)电气连接。在掺杂前,矽层之分区可防止掺杂物之横向扩散。

主权项

1.一种制造CMOS积体电路之方法,其特征在于:一电介质层(12)与一矽层(13)淀积于一至少在一主面含有单晶矽的基体(11)/hbox上;使基体(11)内诸相邻电晶体绝缘之绝缘结构(16)在基体(11)之主面处制得;在该等绝缘结构(16)之形成期间,该矽层(13)系建构以此一方式其中所建构之矽层(13)含有复数个副区,彼此由该等绝缘结构(16)所隔开;在具有一第一导电型之通过的第一MOS电晶体之区域中所建构之矽层(13)作一相反于该第一导电型之不同掺杂于具有一第二导电型通道之第二MOS电晶体之区域中;淀积一导电层(112);将该导电层(112)与所建构之矽层(13)一齐配置;以及形成第一MOS电晶体与第二MOS电晶体之诸源极/汲极区(124,125)。2.如申请专利范围第1项之制造方法,其中所建构之矽层(13)系掺杂于该等第一MOS电晶所形成之区域内,而所建构之矽层(13)则在该等第二MOS电晶体所形成之区域内覆以一第一遮罩(18),以及所建构之矽层(13)系掺杂于该等第二MOS电晶体之区域内,而所建构之矽层(13)则在该等第一MOS电晶体之区域内覆以一第二遮罩(110)。3.如申请专利范围第1项之制造方法,其中所建构之矽层(13)系掺杂于该第一导电型之第一MOS电晶体之区域内及该第二导电型之第二MOS电晶体之区域内。4.如申请专利范围第1项之制造方法,其中所建构之矽层(13)系掺杂于该等第一MOS电晶体之区域内之前,利用第一遮罩(18)进行掺杂具有第二导电型之布植用以形成阱(19)及通道之布植用于该等第一MOS电晶体;以及在所建构之矽层(13)掺杂于该等第二MOS电晶体之区域内之前,利用第二遮罩(110)进行掺杂具有第一导电型之布植用以形成阱(111)及通道之布植用于该等第二电晶体。5.如申请专利范围第1项之制造方法,其中一热处理以激活掺杂物之步骤进行于导电层(112)淀积之前。6.如申请专利范围第1项之制造方法,其中一覆层(14)施加于该矽层(13)之上,并在绝缘结构(16)藉由一界定该等绝缘结构(16)排列之绝缘遮罩(15)制造之前予以建构;以及在导电层112淀积之前将覆层(14)去除。7.如申请专利范围第6项之制造方法,其中覆层(14)以一不可氧化材料来形成;以及绝缘结构(16)藉由局部热氧化法来形/hbox成,于其中所建构之覆层充当氧遮罩来作用。8.如申请专利范围第6项之制造方法,其中藉由使用所建构之覆层作为蚀刻遮/hbox罩,1充填以绝缘材料之诸通道被蚀入基体(11)内以形成绝缘结构(16)。9.如申请专利范围第1项之制造方法,其中绝缘间隔物(118)于第一与第二MOS电晶体之闸极电极(115,116)侧制成;进行离子布植以形成第一MOS电晶体之源极/汲极区(124),于此期间,第二MOS电晶体之区域覆以一第四遮罩(120);进行离子布植以形成第二MOS电晶体之源极/汲极区(125),于此期间,第一MOS电晶体之区域覆以一第五遮罩(122)。10.如申请专利范围第6项至9项中任一项之制造方法,其中矽层以多晶矽形成;导电层(12)含有一高溶金属,一金属/或TiN;电介质层(12)含有SiO2与/或Si3N4;覆层(14)包含Si3N4;以及所结构之矽层藉由布植掺杂。第一图显示一具有一电介质层,一矽层与一覆层之基体;第二图显示覆层建构后之基体;第三图显示一多重缓冲(poly-buffered)LOCOS制程中绝缘结构形成后之基体,其中建构该矽层;第四图显示第三图中所示结构之一视图;第五图显示所建构之矽层于第一MOS电晶体之区域中之掺杂期间之基体剖面;第六图表示矽层于第二MOS电晶体之区域中之掺杂期间之基体剖面;第七图显示一导电层淀积与一供闸极建构之遮罩形成后之基体剖面;第八图系闸极平面建构后建基体之一视图;第九图显示第八图所示IX-IX,闸极平面形成后之基体剖面;第十图显示第九图中所示,闸极电极侧面之间隔物形成后之剖面;第十一图显示第十图所示之第一MOS电晶体之源极/汲极布植期间之基体剖面;第十二图显示第十一图所示之第二MOS电晶体之源极/汲极布植期间之基体剖面;第十三图显示第十二图所示热处理以激活源极/汲极区之掺杂物后之基体剖/hbox面;第十四图显示第八图所示XIV-XIV之基体剖面;第十五图显示具有一电介质层、一矽层与一覆层之基体剖面;第十六图显示绝缘遮罩形成后之基体剖面;第十七图显示沟渠蚀刻后之基体剖/hbox面,其中覆层,矽层与电介质层被建构,且沟渠成于基体中,并充填以绝缘材料;第十八图显示第一MOS电晶体之区域中所建构之矽层之掺杂期间之基体剖面;第十九图显示第二MOS电晶体之区域中所建构之矽层之掺杂期间之基体剖面;第二十图显示一导电层淀积与供闸极建构之遮罩形成后之基体剖面;第二十一图系闸极建构后基体之一视图;第二十二图显示第二十一图所示XXII-XXII闸极建构后之基体剖面;第二十三图显示第二十二图所示闸极电极侧面间隔物形成后之基体剖面;第二十四图显示第二十三图所示第一MOS电晶体之源极/汲极布植期间基体之剖面;第二十五图显示第二十四图所示第二MOS电晶体之源极/汲极布植期间基体之剖面;第二十六图显示第二十五图所示激励源极/汲极区之热处理步骤过后之基体剖面;以及第二十七图显示第二十一图所示沿XXVII-XXVII之基体剖面。