| 主权项 |
1.一种半导体积体电路装置,包括多个均具有振荡节点之振荡器,其中该多个振荡器中的每一振荡器之该振荡节点会连接在一起。2.如申请专利范围第1项之半导体积体电路装置,其中该振荡器会同步以便在每一该振荡节点处以实际相同的频率振荡。3.如申请专利范围第2项之半导体积体电路装置,其中该振荡器会同步以便在每一该振荡节点处以实际相同的相位振荡。4.如申请专利范围第1项之半导体积体电路装置,进一步包括导电接线,其中每一该振荡器的该振荡节点会由该导电接线连接在一起。5.如申请专利范围第4项之半导体积体电路装置,其中该导电接线系形成为闭回路形状。6.如申请专利范围第4项之半导体积体电路装置,其中该导电接线系形成为筛网状,且该振荡器的该振荡节点会于该筛网的交接点连接。7.如申请专利范围第4项之半导体积体电路装置,其中,以该连接点之间具有该导电接线长度间隔之方式,将该振荡节点于连接点处连接至该导电接线,其中该间隔长度是实际相等的。8.如申请专利范围第4项之半导体积体电路装置,其中,以该连接点之间具有该导电接线长度间隔之方式,将该振荡节点于连接点处连接至该导电接线,其中该间隔长度至少为50m。9.如申请专利范围第1项之半导体积体电路装置,其中该振荡器系环式振荡电路。10.如申请专利范围第1项之半导体积体电路装置,其中该振荡器系具有多级连接反相器之延迟线。11.一种半导体积体电路装置,包括:多个环式振荡电路,具有环状连接的反相器;及导电接线,其中每一该环式振荡电路的至少一反相器之输出会连接至该导电接线。12.如申请专利范围第11项之半导体积体电路装置,其中该环式振荡电路会同步以便与具有实际相同频率之每一该环式振荡电路的该输出一起振荡。13.如申请专利范围第12项之半导体积体电路装置,其中该环式振荡电路会同步以便与具有实际相同相位之每一该环式振荡电路的该输出一起振荡。14.如申请专利范围第11项之半导体积体电路装置,其中该导电接线系形成为闭回路状。15.如申请专利范围第11项之半导体积体电路装置,其中该导电接线系形成为筛网状,及该环式振荡电路的至少一反相器的该输出会于该筛网的连接点处相连。16.如申请专利范围第11项之半导体积体电路装置,其中,以该连接点之间具有该导电接线的长度间隔之方式,将该环式振荡电路的至少一反相器的该输出于连接点处连接至该导电接线,其中该间隔长度系实际相等的。17.如申请专利范围第11项之半导体积体电路装置,其中,以该连接点之间具有该导电接线的长度间隔之方式,将该环式振荡电路的至少一反相器的该输出于连接点处连接至该导电接线,其中该间隔长度系50m或更大。18.一种半导体积体电路装置,包括:多个延迟线,具有多级连接反相器;及导电接线,其中每一该延迟线的至少一反相器之输出会连接至该导电接线。19.如申请专利范围第18项之半导体积体电路装置,其中该延迟线会同步以便与具有实际相同频率的每一该反相器的输出一起振荡。20.如申请专利范围第19项之半导体积体电路装置,其中该延迟线会同步以便与具有实际相同相位的每一该反相器的输出一起振荡。21.如申请专利范围第18项之半导体积体电路装置,其中该导电接线系形成为闭回路形状。22.如申请专利范围第18项之半导体积体电路装置,其中该导电接线系形成为筛网状,且该环式振荡电路的该至少一反相器之该输出会于该筛网的连接点处相连接。23.如申请专利范围第18项之半导体积体电路装置,其中,以该连接点之间具有该导电接线的长度间隔之方式,将该环式振荡电路的至少一反相器的该输出于连接点处连接至该导电接线,其中该间隔长度系实际相等的。24.如申请专利范围第18项之半导体积体电路装置,其中,以该连接点之间具有该导电接线的长度间隔之方式,将该环式振荡电路的至少一反相器的该输出于连接点处连接至该导电接线,其中该间隔长度系50m或更大。25.一种半导体积体电路装置,包括:多个电路区,具有时计配送电路;多个振荡器,均具有振荡节点及从该振荡节点输出时计讯号至该时计配送电路;及导电接线,将每一该振荡器的该振荡节点连接在一起。26.如申请专利范围第25项之半导体积体电路装置,其中该振荡器会同步以便在每一该振荡节点以实际相同的频率振荡。27.如申请专利范围第26项之半导体积体电路装置,其中该振荡器会同步以便在每一该振荡节点以实际相同的相位振荡。28.如申请专利范围第25项之半导体积体电路装置,其中该导电接线系形成为闭回路形状。29.如申请专利范围第25项之半导体积体电路装置,其中该导电接线系形成为筛网状,且该振荡器的该振荡节点会于该筛网的交接点连接。30.如申请专利范围第25项之半导体积体电路装置,其中,以该连接点之间具有该导电接线长度间隔之方式,将该振荡节点于连接点处连接至该导电接线,其中该间隔长度是实际相等的。31.如申请专利范围第25项之半导体积体电路装置,其中该振荡器系环式振荡电路。32.如申请专利范围第25项之半导体积体电路装置,其中该振荡器系具有多级连接反相器之延迟线。33.如申请专利范围第25项之半导体积体电路装置,其中该电路区包括逻辑电路或记忆体电路。34.一种半导体积体电路装置,包括:多个振荡电路;接线,将每一该振荡电路的输出连接在一起;多个时计配送电路,连接至该振荡电路;及相位频率比较器,将该多个时计配送电路中的至少一时计配送电路的时计讯号与参考时计讯号相比较,其中该振荡电路会改变振荡频率以回应该来自相位频率比较器的讯号输出。35.如申请专利范围第34项之半导体积体电路装置,其中该振荡电路会同步以便与具有实际相同频率之每一该振荡电路的该输出一起振荡。36.如申请专利范围第35项之半导体积体电路装置,其中该振荡电路会同步以便与具有实际相同相位之每一该振荡电路的该输出一起振荡。37.如申请专利范围第34项之半导体积体电路装置,其中该导电接线系形成为闭回路形状。38.如申请专利范围第34项之半导体积体电路装置,其中,以该连接点之间具有该接线的长度间隔之方式,将该振荡电路的该输出于连接点处连接至该接线,其中该间隔长度系实际相等的。39.如申请专利范围第34项之半导体积体电路装置,其中该振荡器系环式振荡电路。40.如申请专利范围第34项之半导体积体电路装置,其中该振荡器系具有多级连接反相器的延迟线。41.一种半导体积体电路装置,包括:多个振荡器,具有实际相同的自然振荡频率;及导电接线,连接每一该振荡器的输出,因此所有该振荡器会以该实际相同的频率振荡,而不受供应至该振荡器之电压源波动的影响。42.一种半导体积体电路装置,包括:时计配送机构,用以将时计讯号分送至多个电路区;多个振荡器机构,用以将时计讯号输出至该时计配送机构;及同步机构,用以使该多个振荡器机构的每一输出频率同步,该输出频率不受供应至该多个振荡器机构的电压源波动所影响。图式简单说明:第一图系显示本发明的基本实施例。第二图系显示采用传统的PLL之时计产生单元。第三图(A)及第三图(B)系显示图形,说明根据本发明之振荡电路的电路模拟波形。第四图系显示实施例的图形,于其中,在本发明的振荡电路中,环式振荡器连接至分别的电源。第五图系根据本发明的振荡电路之实施例,其中于2环式振荡器中采用差动反相器。第六图系发明的实施例,显示不同于第一图实施例所示之连接。第七图系发明的实施例,显示不同于第一图实施例所示之连接。第八图系发明之振荡电路实施例,其中环式振荡器连接至阵列形的筛网。第九图系实施例之图形,于其中使用本发明的振荡器将时计馈送至多个逻辑电路。第十图系根据第九图之发明实施例中,用于个别逻辑电路之时计的相位作成可调整的。第十一图系实施例的图形,于其中使用本发明的振荡器作为锁相回路PLL电路中的电压控制式振荡器(变频振荡器)。第十二图(A)系显示电压控制式振荡器的基本实施例。第十二图(B)系显示电压控制式振荡器的另一基本实施例。第十三图系根据本发明的时计配送网路之基本实施例。第十四图系根据本发明的微处理机。第十五图系本发明应用至延迟线之实施例。第十六图系使用电压控制式延迟线(可变延迟线)作为第十五图中的延迟线以构成延迟锁回路之实施例。第十七图(A)系显示第八图中所示的发明实施例具有切换开关插入于筛网的连接点之间。第十七图(B)系用于第十七图A的实施例中的切换开关。第十八图系类似于第八图的实施例,使用PLL取代第八图中所示之环式振荡器。第十九图系第十八图中所使用的PLL之实施例。 |
