| 主权项 |
1.一种输出驱动器,包含:输出端;以及复数个输出驱动单元,来驱动该输出端,以反应第一与第二输出信号,其中每个输出驱动单元是由复数个控制信号中的一相对应控制信号所独立控制。2.如申请专利范围中第1项之输出驱动器,进一步包含一输出驱动单元,不受控制信号所控制,以驱动输出端,反应该第一与第二输出信号。3.如申请专利范围中第1项之输出驱动器,其中每个输出驱动单元都包含有一PMOS切换电晶体,一PMOS拉升电晶体,一NMOS拉下电晶体,以及一NMOS切换电晶体,其中该PMOS切换电晶体具有加上电源电压的源极以及加上相对应控制信号的反相信号的闸极,该PMOS拉升电晶体具有连接到该PMOS切换电晶体相对应汲极的源极,加上第一输出信号的闸极,以及连接到输出端的汲极,该NMOS拉下电晶体具有连接到输出端的汲极,以及加上第二输出信号的闸极,该NMOS切换电晶体具有连接到该NMOS拉下电晶体相对应源极的汲极,加上相对应控制信号的闸极,以及加上接地电压的源极。4.如申请专利范围中第2项之输出驱动器,其中该输出驱动单元包含一PMOS拉升电晶体以及一NMOS拉下电晶体,其中该PMOS拉升电晶体具有加上电源电压的源极,加上第一输出信号的闸极,以及连接到输出端的汲极,而该NMOS拉下电晶体连接到输出端的汲极,加上第二输出信号的闸极,以及加上接地电压的源极。5.一种半导体记忆装置,包含:一记忆单元阵列区块;一资料输出缓冲器,接收由该记忆单元阵列区块经一资料滙流排所传过来输出资料,以便产生第一与第二输出信号;一输出垫;以及一可程式输出驱动器,以可程式的方式依据复数个控制信号来控制驱动能力,并驱动该输出垫,以反应该第一与第二输出信号。6.如申请专利范围中第5项之半导体记忆装置,进一步包含一控制单元,依据选取模式与位址的指令信号,来产生复数个控制信号。7.如申请专利范围中第5项之半导体记忆装置,其中该可程式输出驱动器包含复数个输出驱动单元,驱动该输出垫,以反应该第一与第二输出信号,而每个输出驱动单元是由复数个控制信号中的一相对应控制信号所独立控制。8.如申请专利范围中第7项之半导体记忆装置,其中该可程式输出驱动器进一步包含一输出驱动单元,不受控制信号所控制,以驱动该输出垫,反应该第一与第二输出信号。9.如申请专利范围中第7项之半导体记忆装置,其中每个输出驱动单元都包含有一PMOS切换电晶体,一PMOS拉升电晶体,一NMOS拉下电晶体,以及一NMOS切换电晶体,其中该PMOS切换电晶体具有加上电源电压的源极以及加上相对应控制信号的反相信号的闸极,该PMOS拉升电晶体具有连接到该PMOS切换电晶体相对应汲极的源极,加上第一输出信号的闸极,以及连接到输出端的汲极,该NMOS拉下电晶体具有连接到输出端的汲极,以及加上第二输出信号的闸极,该NMOS切换电晶体具有连接到该NMOS拉下电晶体相对应源极的汲极,加上相对应控制信号的闸极,以及加上接地电压的源极。10.如申请专利范围中第8项之半导体记忆装置,其中该输出驱动单元包含一PMOS拉升电晶体以及一NMOS拉下电晶体,其中该PMOS拉升电晶体具有加上电源电压的源极,加上第一输出信号的闸极,以及连接到输出端的汲极,而该NMOS拉下电晶体连接到输出端的汲极,加上第二输出信号的闸极,以及加上接地电压的源极。11.如申请专利范围中第6项之半导体记忆装置,其中该控制单元包含一模式暂存器组控制器,以产生模式控制信号,反应选取模式用的指令信号,以及包含一控制信号产生器,以产生复数个控制信号,反应该模式控制信号与该位址。12.如申请专利范围中第11项之半导体记忆装置,其中选取模式用的该指令信号是一列位址快闪信号,一行位址快闪信号,以及一写入致能信号,而该模式控制信号是在该指令信号被激发后才被激发的。13.如申请专利范围中第11项之半导体记忆装置,其中该控制信号产生器在该模式控制信号被激发时,会输出该位址的每个位元値,当做控制信号用。图式简单说明:第一图显示系统板中习用记忆模组的结构;第二图是习用输出驱动器的电路图;第三图是另一习用输出驱动器的电路图;第四图是依据本发明半导体记忆装置的方块图;第五图是第四图中可程式输出驱动器的第一实施例的电路图;第六图是第四图中可程式输出驱动器的第二实施例的电路图;第七图是第四图中控制器的方块图;第八图是第七图中控制信号产生器的实施例的电路图;以及第九图是第七图的控制器在操作时的信号时序图。 |
