| 主权项 |
1.一种包括多个PMOS 2T记忆体单元的记忆体阵列,其中每个2T记忆体单元是在n型井区域形成,并包括:一PMOS选择电晶体,其具有一耦合至该阵列之位元线的p+汲极、一耦合至字线的选择闸极及一p+源极;及一PMOS浮动闸极电晶体,其具有耦合至该PMOS选择电晶体的该p+源极的p+汲极、耦合至控制闸极线的控制闸极及耦合至共源极线的p+源极。2.如申请专利范围第1项之记忆体阵列,其中该阵列系分成多个区域,而每一区系包括该等PMOS记忆体单元的预定数目列,其中该等多个区的每一区的该等记忆体单元是在该等多个n型井区域的之一相关区域形成。3.如申请专利范围第2项之记忆体阵列,其中在该等多个区域的每一区中的浮动闸极电晶体的源极系耦合至结合多个共源极线的一条相关线。4.如申请专利范围第3项之记忆体阵列,其中当在删除状态的时候,该PMOS 2T单元具有负临界电压,而当在写录状态的时候,具有正临界电压。5.如申请专利范围第2项之记忆体阵列,其中在该等2T记忆体单元的每一单元中的该PMOS浮动闸极电晶体具有大约100A的隧道氧化物厚度,以便在写录期间能允许FN隧穿处理。6.如申请专利范围第1项之记忆体阵列,其中该等记忆体单元系藉由使用FN隧穿和BTBT感应热电子注射的组合而写录。7.如申请专利范围第1项之记忆体阵列,其中该等记忆体单元的所选定之一系藉着将第一负电压提供给该位元线、将第二负电压提供给该字线、将第一正电压提供给该控制闸极、将第二正电压提供给该n型井区域及浮动该共源极线而写录。8.如申请专利范围第7项之记忆体阵列,其中该第一负电压是在大约-5和-5.5伏特之间,该第二负电压是大约-7.5伏特,该第一正电压是大约8伏特,而该第二正电压是供应电压VCC。9.如申请专利范围第1项之记忆体阵列,其中该等记忆体单元是经由FN隧穿而删除。10.如申请专利范围第1项之记忆体阵列,其中该等记忆体单元的所选定之一是系藉着将大约-8.5伏特提供给控制闸极,并将大约-8.5伏特提供给该n型井区域及该共源极线而删除。11.如申请专利范围第1项之记忆体阵列,其中该等记忆体单元的所选定之一系藉着将大约1伏特提供给该位元线、将该字线接地、并将供应电压VCC提供给该控制闸极、该n型井区域及该共源极线而读取。12.一种包括多个区域之PMOS记忆体阵列,而每一区域系包括:多个2T记忆体单元列,而每个2T记忆体单元系包括:一PMOS选择电晶体,其具有p+汲极、选择闸极和p+源极;及一PMOS浮动闸极电晶体,其具有一耦合至该PMOS选择电晶体的p+源极的p+汲极、一控制闸极及耦合至该区域之共源极的p+源极;多个位元线,其中每一条位元线系耦合至在该等每一列的之一记忆体单元的选择电晶体的p+汲极,如此便定义栏;多个字线,其中每一条字线系耦合至在该等列之一的每一记忆体单元的选择闸极;及多个控制闸极线,其中每一条控制闸极线系耦合至在该等列的一列的每个记忆体单元的控制闸极。13.如申请专利范围第12项之记忆体阵列,其中该等多数区域的其中每一区域的该等记忆体单元是在多数n型井区域之一区域中形成。14.如申请专利范围第13项之记忆体阵列,其中在写录过程中,该等单元的所选定的一单元系藉由使用FN隧穿和BTBT热电子注射组合而做写录,其系藉着将大约-5和-5.5伏特之间的电压提供给该等位元线所选定其中的一条位元线、将大约-7.5伏特提供给该等字线之其中所选定的一条、将大约8伏特提供给该等控制闸极之其中所选定的一闸极、将供应电压VCC提供给该n型井区域及浮动该共源极而达成。15.如申请专利范围第14项之记忆体阵列,其中在写录操作过程中,耦合至该选取字线的该等单元的其中所未选取的一些,系藉着将耦合于该等所未选取的单元的该位元线维持在VCC排除写录。16.如申请专利范围第14项之记忆体阵列,其中在写录操作过程中,耦合至该等所选取之位元线的其中所未选取的一些,系藉着将耦合于该等所未选取的单元的该字线维持在VCC而从排除写录。17.如申请专利范围第13项之记忆体阵列,其中在删除操作过程中,所选取区的该等记忆体单元系藉着将大约-8.5伏特提供给该所选取区的控制闸极线、并将大约8.5伏特提供给该组字线、共源极、及该选取区的n型井区域而删除。18.如申请专利范围第17项之记忆体阵列,其中在删除操作过程中,未选择区的该等记忆体单元系藉着将供应电压VCC提供给控制闸极线及该所未选取区的n型井区域而与在所选取区域上的该删除操作隔离。19.如申请专利范围第12项之记忆体阵列,还包括多个全区位元线,其中该等位元线系经由通过电晶体而连接至该等多个全区位元线的之一相关位元线。20.如申请专利范围第19项之记忆体阵列,其中该通过电晶体系包括PMOS装置,并具有负临界电压。图式简单说明:第一图是先前技艺PMOS浮动闸极电晶体的示意图;第二图是先前技艺1T NOR阵列结构的示意图,其包括在第一图中所显示的多个浮动闸极电晶体;第三图系根据本发明的PMOS 2T记忆体单元的剖面图式;第四图系根据本发明的一具体实施例的2T单元阵列图式;第五图系描述第一图(虚线)先前技艺1T单元的写录和删除临界电压VT分配的图式、及本发明(实线)之2T单元的写录和删除临界电压VT分配;及第六图系根据本发明的另一具体实施例阵列的2T单元阵列的示意图,其中阵列的位元线系沿着区边界而分割。 |
