| 主权项 |
1.一种处理器,包含:一执行指令的执行管线,其中至少一些指令猜测性地被执行;和一在执行管线外的追踪缓冲器,以保存那些指令,且其中与猜测错误有关的指令由追踪缓冲器被重新执行到执行管线中。2.如申请专利范围第1项中之处理器,其中某些指令其于执行管线中的执行完结时受制于一初始退出,但其中这些指令维持在追踪缓冲器中直到一最终退出。3.如申请专利范围第1项中之处理器,进一步包含最终退出逻辑,以发讯给追踪缓冲器来解除保存着要最终退出之指令的项目之指派。4.如申请专利范围第1项中之处理器,其中执行管线可用在共享资源的多线中。5.如申请专利范围第1项中之处理器,其中追踪缓冲器是一第一追踪缓冲器,且处理器进一步包含额外的追踪缓冲器,且其中第一和额外的追踪缓冲器追踪不同的线。6.如申请专利范围第1项中之处理器,其中执行单元包括一暂存器重新配置单元,且追踪缓冲器提供控制位元伴随着被重新执行指令。7.如申请专利范围第6项中之处理器,其中依照被重新执行指令与控制位元的状态而定,暂存器重新配置单元略过重新配置一与指令有关的暂存器。8.如申请专利范围第6项中之处理器,其中依照被重新执行指令与控制位元的状态而定,暂存器重新配置单元(l) 进行暂存器重新配置,(2)略过重新配置而改用一来自追踪缓冲器的实体暂存器识别号码,或(3)使用一来自追踪缓冲器的値当常数。9.如申请专利范围第1项中之处理器,其中执行管线包括一含有一储存缓冲器和一载入缓冲器的记忆体排序缓冲器(MOB)。10.一种处理器,包含:一执行指令的执行管线,其中至少一些指令猜测性地被执行;和一在执行管线之外的追踪缓冲器,以保存指令和该指令的执行结果,其中至少一些指令受制于管线中接续执行的一起始退出,但保持在追踪缓冲器中直到一最终退出。11.如申请专利范围第10项中之处理器,进一步包括侦测电路,以侦测在指令执行中之猜测错误。12.如申请专利范围第10项中之处理器,其中至少侦测电路的部份包含在追踪缓冲器中。13.如申请专利范围第10项中之处理器,进一步包括侦测电路以侦测在指令执行中之猜测错误,与重新执行触发电路以引发与猜测错误有关之指令的重新执行。14.如申请专利范围第10项中之处理器,其中执行管线包括一保存载入与储存指令的记忆体排序缓冲器,且其中该等载入与储存指令不受制于起始退出而维持在记忆体排序缓冲器中直到最终退出。15.如申请专利范围第10项中之处理器,进一步包括一记忆体排序缓冲器(MOB),以保存载入与储存指令,且其中在追踪缓冲器中的指令可被重新执行以更正失误猜测,且其中执行单元包括一重新配置/指派单元,在载入或储存指令第一次通过管线中时指派MOB中的项目,但在指令重新执行时不解除该项目的指派。16.如申请专利范围第10项中之处理器,其中追踪缓冲器是在执行管线之外的多个追踪缓冲器中追踪线的一个,且其中执行管线同时地执行至少线的部分,其中至少一条线附属于至少另外一条线。17.如申请专利范围第10项中之处理器,进一步包含最终退出逻辑,且其中在追踪缓冲器中的指令在最终退出逻辑的控制之下最终地退出﹐但一些指令可能是接着执行管线中的执行起始地退出。18.如申请专利范围第10项中之处理器,其中追踪缓冲器包括一指令伫列阵列。19.如申请专利范围第1项中之处理器,进一步包含一解码器,且其中执行管线和追踪缓冲器同时地由解码器接收指令。20.一种处理器,包含:一执行指令的执行管线,其中至少一些指令猜测性地被执行;和一在执行管线之外的追踪缓冲器,以保存指令,且其中指令可回应一侦测到的失误猜测由追踪缓冲器中被重新执行,且其中指令维持在追踪缓冲器中,直到确保它们正确地被执行。 |
