| 主权项 |
1.一种半导体记忆装置,其特征为:具备有,复数个记忆单元阵列,用以进行响应被选择之列和行的存取而使其记忆单元被配列成行列状者;一条滙流排线,被连接在可输入任意电位之外部连接垫上者;传输闸群,设在前述滙流排线和复数个记忆单元阵列间,且可选择性连接前述滙流排线和前述记忆单元阵列内之任一个行者;以及解码电路,用以控制前述传输闸群者;其系透过前述滙流排而监视前述记忆单元之电流者。2.如申请专利范围第1项之半导体记忆装置,其中前述记忆单元,包含有用以进行资料之存取的正式记忆单元;于该正式记忆单元读出时用以生成基准电位的伪单元(dummy cell);以及可与前述正式之记忆单元替换的多余记忆单元(redundancy memory cell)。3.如申请专利范围第1项之半导体记忆装置,其系具备有设在前述传输闸群和前述滙流排线之间的开关电路;前述记忆单元,至少包含有用以进行资料之存取的正式记忆单元和于该正式记忆单元读出时用以生成基准电位的伪单元;而前述开关电路,系将前述正式记忆单元侧和前述伪单元侧中之任一个透过前述传输闸群以电连接于前述滙流排线者。4.如申请专利范围第1项之半导体记忆装置,其中前述解码电路之输出,系依内部之升压电位而获得者。5.如申请专利范围第1项之半导体记忆装置,其系具备有用以选择前述列和行之列解码器和行解码器。在监视前述记忆单元之电流时,在列解码器上连接有监视用之电源电压者。6.如申请专利范围第5项之半导体记忆装置,其中前述监视用之电源电压系为可变者。7.如申请专利范围第6项之半导体记忆装置,其系在监视前述记忆单元之电流时,测定前述记忆单元之临限値者。8.如申请专利范围第6项之半导体记忆装置,其中前述监视用之电源电压系从与前述外部连接垫不同的外部连接垫输入者。9.如申请专利范围第1项之半导体记忆装置,其系具备有用以传达个别对应前述记忆单元阵列内之任一行之信号的复数个输出入连接垫,其中前述解码电路,系藉由来自复数个输出入连接垫之输入的组合而控制前述传输闸群者。10.一种半导体记忆装置,其特征为:具备有用以传达个别对应前述记忆单元阵列内之任一行之信号的复数个输出入连接垫,其中前述外部连接垫系以前述输出入连接垫之一个而构成者。11.如申请专利范围第1项之半导体记忆装置,其中前述外部连接垫系为位址及输出入用之连接垫以外的连接垫者。12.一种半导体记忆装置,其特征为:具备有,被分割之复数个记忆单元阵列,可经常进行记忆单元之并列存取者;解码机构,构成为在进行前述并列存取时,使对应一个记忆单元之信号被导出者;以及滙流排线,使利用前述解码机构而被选择之前述信号传达至外部者。13.如申请专利范围第12项之半导体记忆装置,其中前述解码机构,系利用由外部输入之信号的组合而控制者。14.如申请专利范围第12或13项之半导体记忆装置,其系具备有测试信号输入,其中前述解码机构系在从外部有前述测试信号输入时会活性化,而且与经常进行记忆单元之并列存取时不同的信号电位会被施加在前述记忆单元阵列上者。15.如申请专利范围第12项之半导体记忆装置,其系透过前述滙流排线以监视对应利用前述解码机构而被选择之一个记忆单元的电流者。16.如申请专利范围第12项之半导体记忆装置,其系透过前述滙流排线以监视对应利用前述解码机构而被选择之一个记忆单元的临限値电压者。17.如申请专利范围第15或16项之半导体记忆装置,其中前述解码机构,系由被集成之树形构造之传输闸群、和用以选择控制该传输闸群之解码器所构成者。18.如申请专利范围第17项之半导体记忆装置,其中在前述解码器上包含有位准移位器,其中前述解码器系以透过位准移位器之高电位信号而选择控制传输闸者。19.如申请专利范围第17项之半导体记忆装置,其中透过前述滙流排而由前述解码机构选择之一个记忆单元的控制闸上施加有二种类以上的电压者。图式简单说明:第一图显示本发明第一实施形态之半导体记忆装置之要部构成的电路图。第二图显示本发明第二实施形态之半导体记忆装置之要部构成的电路图,其显示第一图之监视及I/O解码电路之具体例。第三图显示本发明第三实施形态之半导体记忆装置之要部构成的电路图,其显示第一图之传输闸群的具体例。第四图显示有关第二图之监视及I/O解码电路,上被解码控制之I/O之导出目的地的对应图。第五图显示本发明第四实施形态之半导体记忆装置之要部构成的电路图。第六图显示当作本发明之半导体记忆装置之记忆单元之一般非挥发性电晶体之构成的截面图。第七图为说明抹除后之记忆单元之分布的电压-电流特性图。第八图显示搭载可从外部监视记忆单元之电流之测试电路的半导体记忆装置之要部构成的电路图。 |
