| 主权项 |
1.一种半导体装置,具有在半导体基板上形成了元件分离构造而被划分之元件活性区域,其特征为具有;岛状之电荷储存膜,被形成在能跨越自上述元件分离构造以至元件活性区域上,在上述元件活性区域上即隔着绝缘膜被形成着,上述电荷储存膜在上述元件活性区域上之表面形成凹部的同时,并具有在上述元件分离构造具有可达到上述元件分离构造的开孔部,及具有能覆盖包括上述开孔部内面之上述电荷储存膜表面般被形成的介质体膜,及被形成在上述介质体膜上的导电膜。2.如申请专利范围第1项之半导体装置,其中上述电荷储存膜具有作为浮动闸极之功能,该导电膜具有作为控制闸极之功能,藉以构成半导体记忆器。3.如申请专利范围第1项之半导体装置,其中在上述多数各活性区域分别被形成的上述电荷储存膜和邻接之各电荷储存膜互相分离,邻接之间隔为上述凹部宽度之2倍以上。4.如申请专利范围第1项之半导体装置,其中上述元件分离构造系以LOCOS法所形成之场氧化膜、沟道型元件分离构造,和场遮蔽元件分离构造中之任一构造者。5.如申请专利范围第1项之半导体装置,其中上述介质体膜则包含强介质体膜或高介质体膜中的任何一种,至少上述电荷储存膜或上述导电膜包含钛化合物、钨化合物、钌化合物及白金中的任何一种者。6.如申请专利范围第2项之半导体装置,其中上述半导体记忆器为可容纳3値以上各不相同的记忆状态中之一的多値非挥发性记忆器。7.如申请专利范围第1项之半导体装置,其中上述电荷储存膜系由包含矽氮化膜之绝缘膜,包含矽氧化膜及包含矽氮化膜之绝缘膜,或导电膜中任一种所构成者。8.一种半导体装置,具有在半导体基板上形成了元件分离构造而被划分之元件活性区域,其特征为具有;岛状之电荷储存膜,被形成能跨越自上述元件分离构造以至元件活性区域上,在上述元件活性区域上即隔着绝缘膜之形成,上述电荷储存膜乃在上述元件活性区域上表面形成凹部的同时,并在上述元件分离构造具有可达到上述元件分离构造的开孔部,在上述电荷储存膜上即形成有导电膜。9.如申请专利范围第8项之半导体装置,其中上述电荷储存膜系由包含矽氮化膜之绝缘膜,或包含矽氧化膜和矽氮化膜之绝缘膜中任一种所构成。10.一种半导体装置,具有在半导体基板上形成了元件分离构造而被划分之元件活性区域,在上述元件活性区域具有由闸极电极和一对杂质扩散层所构成之电晶体,其特征为具有:层间绝缘膜,被形成在包含上述电晶体之该半导体基板上;第1开孔部,被形成在上述层间绝缘膜,以上述杂质扩散层表层为底面;岛状之电荷储存膜,系隔着上述第1开孔部与上述杂质扩散层之一方电连接;在上述电荷储存膜具有第2开孔部;上述第2开孔部之底面为上述层间绝缘膜之表层,能覆盖包含上述第2开口部内面之该电荷储存膜表面般所形成的介质体膜;及形成上上述介质体膜上的导体膜,藉以上述电荷储存膜、上述介质体膜和上述导电膜构成了电容器。11.如申请专利范围第10项之半导体装置,其中上述介质体膜系包含强介质体膜或高介质体膜中的任伺一种,至少上述电荷储存膜或上述导电膜包含有钛化合物、钨化合物、钌化合物、白金中之任何一种者。12.如申请专利范围第10项之半导体装置,其中上述半导体装置为可容纳3値以上各不相同的记忆状态之一的多値DRAM。13.如申请专利范围第10项之半导体装置,其中上述电荷储存膜系由包含矽氮化膜之绝缘膜,包含矽氧化膜和矽氮化膜之绝缘膜,或导电膜中任一种所构成。14.一种半导体装置,具有在半导体基板上形成了元件分离构造而被划分之元件活性区域,其特征为具有:绝缘膜,被形成在上述活性区域之半导体基板上;电荷储存膜,系以图型形成在上述绝缘膜上;上述电荷储存膜被形成为跨及上述元件分离构造上,在上述元件分离构造上具有开孔部;而至少上述开孔部底面之一部份长达上述元件分离构造之表层。15.如申请专利范围第14项之半导体装置,其中上述元件分离构造为绝缘膜所形成之元件分离构造或为具有分离用电极之元件分离构造。16.如申请专利范围第14项之半导体装置,其中具有;形成在包含上述开口部内面之上述电荷储存膜上的介质体膜,和,形成在上述介质体膜上的导电膜。17.如申请专利范围第14项之半导体装置,其中上述电荷储存膜具有作为非挥发性电晶体之浮动闸极之功能。18.如申请专利范围第16项之半导体装置,其中上述介质体膜包含强介质体膜或高介质体膜中的任何一种,至少上述电荷储存膜或上述导电膜包含了钛化合物、钨化合物、钌化合物、白金中之任一种。19.如申请专利范围第14项之半导体装置,其中上述半导体装置为可容纳3値以上各不相同的记忆状态之一的多値记忆器。20.如申请专利范围第14项之半导体装置,其中上述电荷储存膜系由包含矽氮化膜之绝缘膜,包含矽氧化膜和矽氮化膜之绝缘膜,或导电膜中任一种所构成。21.一种半导体装置,具有在半导体基板上形成有元件分离构造而被划分之多数元件活性区域,其特征为具有;岛状之电荷储存膜,被形成能跨及自上述元件分离构造以至元件活性区域上,而具有凹部;介质体膜,被形成能覆盖上述电荷储存膜之表面者;导电膜,被形成在上述介质体膜上,与上述电荷储存膜容量耦合而成;上述电荷储存膜分别在上述多数之各元件活性区域形成,上述各电荷储存膜之上面并以CMP法被平坦化,与所邻接之上述电荷储存膜之上面为同一平坦面。22.如申请专利范围第21项之半导体装置,其中上述元件分离构造为藉以LOCOS法形成之场氧化膜、沟道型元件分离构造,与场遮蔽元件分离构造中任一种者。23.如申请专利范围第21项之半导体装置,其中在上述元件分离构造上层之上述电荷储存膜形成了长达上述元件分离构造的开孔部。24.如申请专利范围第21项之半导体装置,其中上述凹部之底面位于与上述元件分离构造之表面大致上相同之位置,或位于比该表面更下层。25.如申请专利范围第21项之半导体装置,其中上述介质体膜包含强介质体膜或高介质体膜中的任何一种,至少上述电荷储存膜或上述导电膜即包含钛化合物,钨化合物,钌化合物,白金中任一种。26.如申请专利范围第21项之半导体装置,其中藉上述电荷储存膜具有作为浮动闸极之功能和上述导电膜具有作为控制闸极之功能,以构成半导体记忆器。27.如申请专利范围第21项之半导体装置,其中上述之电荷储存膜之构成是利用包含矽氮化膜之绝缘膜,包含矽氧化膜和矽氮化膜之绝缘膜,或导电膜中任一种所构成。28.一种半导体装置之制造方法,其特征为包括:第1工程,在半导体基板上形成元件分离构造而划分元件活性区域;第2工程,在上述元件活性区域之上述半导体基板上形成绝缘膜;第3工程,在包含上述绝缘膜上和上述元件分离构造上之上述半导体基板上之全面,形成导电膜;第4工程,在上述第1导电膜上形成具有第1开口和第2开口之罩幕图型;第5工程,以上述罩幕图型为罩幕,对上述第1导电膜进行蚀刻直至在上述第1开口使上述元件分离构造露出,再分断上述第1导电膜之同时,并在上述第2开口使上述第1导电膜残留在底部以形成凹部;第6工程,能覆盖上述第1导电膜表面般形成介质体膜;和第7工程,在上述介质体膜上形成第2导电膜,使该第2导电膜隔着上述介质体膜与上述第1导电膜相对向者。29.如申请专利范围第28项之半导体装置之制造方法,其中更具有第8工程,上述第7工程后,在上述元件活性区域之该半导体基板导入杂质,藉以在上述第1导电膜之两侧中上述半导体基板之表面区域形成1对杂物扩散层。30.如申请专利范围第28项之半导体装置之制造方法,其中在上述第4工程上,使上述第1开口之宽度能成为上述第2开口宽度之2倍以上般形成了上述罩幕图型。31.如申请专利范围第28项之半导体装置之制造方法,其中在上述第3工程和上述第4工程之间更有研磨上述第1导电膜而使其平坦化的第9工程,在上述第4工程使上述第2开口能位于上述元件活性区域之上层般形成上述之罩幕图型。32.一种半导体装置之制造方法,其特征为包括:第1工程,在半导体基板上形成元件分离构造而划分元件活性区域;第2工程,在上述元件活性区域上形成闸极绝缘膜和闸极电极;第3工程,将杂质导入上述半导体基板,用于在上述闸极电极两侧之上述半导体基板之表面区域形成1对杂质扩散层;第4工程,形成与上述一对杂质扩散层之一方电连接之第1导电膜;第5工程,在上述第1导电膜上形成至少具有第1开口和第2开口之罩幕图型;第6工程,以上述罩幕图型为罩幕,将上述第1导电膜加以蚀刻,在上述第1开口部上述第1导电膜加以分断的同时,并在上述第2开口部使上述第1导电膜残留在底部而形成凹部;第7工程,系能覆盖上述第1导电膜之表面般形成介质体膜;和第8工程,在上述介质体膜上形成第2导电膜,使该第2导电膜隔着上述介质体膜与上述第1导电膜相对向者。33.如申请专利范围第32项之半导体装置之制造方法,其中在上述第3工程和上述第4工程之间更具有在上述半导体基板上之全面形成层间绝缘膜的第9工程,和形成贯穿上述层间绝缘膜而使上述杂质扩散层之一方露出的开孔之第10工程,上述之第4工程中,在上述层间绝缘膜上形成第1导电膜的同时,并以此第1导电膜充填上述开孔;在上述之第6工程中,将上述第1导电膜迄至在上述第1开口部露出上述层间绝缘膜前,一直加以蚀刻。34.如申请专利范围第32项之半导体装置之制造方法,其中在上述第7工程中,使上述第1开口之宽度能成为上述第2开口宽度之2倍以上般形成上述罩幕图型。35.如申请专利范围第32项之半导体装置之制造方法,其中在上述第4工程和上述第5工程之间更具有第11工程,用来研磨上述第1导电膜而使其平坦化;和在上述第5工程中使上述第2开口能位于上述元件活性区域之上层般形成上述罩幕图型。36.一种半导体装置之制造方法,其特征为包括:第1工程,在半导体基板上之绝缘膜区域上形成第1导电膜;第2工程,在上述第1导电膜上形成具有2种开口之罩幕图型;第3工程,以上述罩幕图型为罩幕,将上述第1导电膜加以蚀刻,仿照一方之开口形状而分断上述第1导电膜的同时,再仿照另一方之开口形状,在此被分断之第1导电膜表面形成至少为1凹部;第4工程,能覆盖上述第1导电膜表面般形成绝缘膜;和第5工程,能覆盖上述绝缘膜之表面般形成第2导电膜,使此第2导电膜隔着上述绝缘膜能与上述第1导电膜相对向。37.如申请专利范围第36项之半导体装置之制造方法,其中在上述第3工程中,藉使上述凹部能达到上述绝缘膜区域般,形成能使上述绝缘膜区域之表面露出的开孔。38.一种半导体装置之制造方法,其特征为包括:第1工程,在半导体基板上形成元件分离构造而划分为元件活性区域;第2工程,在上述元件活性区域之该半导体基板上形成绝缘膜;第3工程,在包含上述绝缘膜上和上述元件分离构造上之全面,形成第1导电膜;第4工程,在上述第1导电膜上形成至少具有第1开口和第2开口之罩幕图型;第5工程,以上述罩幕图型为罩幕,将上述第1导电膜一直蚀刻到在上述第1和第2开口露出上述元件分离构造,将存在于上述第1开口下层之上述第1导电膜加以分断的同时,并在上述第2开口之下层形成开孔使其贯穿上述第1导电膜;第6工程,能覆盖上述第1导电膜之表面形成介质体膜;和第7工程,在上述介质体膜上形成第2导电膜,使此第2导电膜隔着上述介质体膜能与上述第1导电膜相对向。39.如申请专利范围第38项之半导体装置之制造方法,其中在上述第7工程之后更具有第8工程,用来将杂质导入到上述元件活性区域之上述半导体基板,藉以在上述第1导电膜两侧之上述半导体基板之表面区域形成1对之杂质扩散层。40.如申请专利范围第38项之半导体装置之制造方法,其中在上述第3工程和上述第4工程之间更具有第9工程,用来研磨上述第1导电膜之表面而使其平坦化。41.如申请专利范围第38项之半导体装置之制造方法,其中上述第1工程中,在上述半导体基板上形成埋设有遮蔽板电极之场遮蔽元件分离构造。42.一种半导体装置之制造方法,其特征为包括:第1工程,在半导体基板上形成元件分离构造而划分为元件活性区域;第2工程,在上述元件活性区域上之该半导体基板上形成闸极氧化膜和闸极电极;第3工程,将杂质导入到上述元件活性区域之该半导体基板,藉以在上述闸极电极两侧之上述半导体基板之表面区域形成1对杂质扩散层;第4工程,用来形成与上述一对杂质扩散层之一方电连接的第1导电膜;第5工程,在上述第1导电膜上形成至少具有第1开口和第2开口之罩幕图型;第6工程,以上述罩幕图型为罩幕,将上述第1导电膜加以蚀刻,将存在于上述第1开口下层之上述第1导电膜加以分断的同时,并在上述第2开口之下层形成开孔使其贯穿上述第1导电膜;第7工程,能覆盖上述第1导电膜之表面般形成介质体膜;和第8工程,能覆盖上述介质体膜般形成第2导电膜,使此第2导电膜隔着上述介质体膜与上述第1导电膜相对向。43.如申请专利范围第42项之半导体装置之制造方法,其中在上述第3工程和上述第4工程之间更具有在上述半导体基板上之全面形成层间绝缘膜的第9工程,和形成一贯穿上述层间绝缘膜而使上述杂质扩散层之一方露出的开孔之第10工程,上述之第4工程中,在上述层间绝缘膜上形成第1导电膜的同时,并藉此第1导电膜充填上述开孔,上述之第6工程中,一直蚀刻上述第1导电膜迄至在上述第1和第2开口部露出上述层间绝缘膜。44.如申请专利范围第42项之半导体装置之制造方法,其中在上述第4工程和上述第5工程之间更具有第9工程,用来研磨上述第1导电膜之表面而使其平坦化。45.如申请专利范围第42项之半导体装置之制造方法,其中上述之第1工程中,在上述半导体基板上形成了埋设有遮蔽板电极之场遮蔽元件分离构造。46.如申请专利范围第1项之半导体装置,其中在上述电荷储存膜两侧的上述元件活性区域上形成着源极区域及汲极区域,而相邻接的该元件活性区域的该源极区域即被形成为可共通。47.如申请专利范围第1项之半导体装置,其中具有邻接上述电荷储存膜所形成的选择电晶体。图式简单说明:第一图A-G是概略剖面图,用来表示第1实施例之EEPROM制造方法之制程顺序。第二图A-J是概略剖面图,用来表示第1实施例之EEPROM制造方法之制程顺序。第三图是概略平面图,用来表示第1实施例之EEPROM。第四图A-C是概略剖面图,用来表示第1实施例之变化例之EEPROM制造方法的制程顺序。第五图是概略平面图,用来表示第1实施例变化例之EEPROM。第六图A-C是概略剖面图,用来表示第1实施例另一变化例之EEPROM制造方法之制程顺序。第七图是概略平面图,用来表示第1实施例之另一变化例之EEPROM。第八图A-D是概略剖面图,用来表示第2实施例之EEPROM制造方法之制程顺序。第九图是概略平面图,用来表示第2实施例之EEPROM。第十图A-K是概略剖面图,用来表示第3实施例之堆积电容器单元构造之DRAM制造方法之制程顺序。第十一图是概略平面图,用来表示第3实施例之堆积电容器单元构造之DRAM。第十二图A-E是概略剖面图,用来表示第3实施例之变化例之堆积电容器单元构造之DRAM制造方法之制程顺序。第十三图是概略平面图,用来表示第3实施例之变化例之堆积电容器单元构造之DRAM。第十四图A-E是概略剖面图,用来表示第3实施例之另一变化例之堆积电容器单元构造之DRAM制造方法之制程顺序。第十五图是概略平面图,用来表示第3实施例之另一变化例之堆积电容器单元构造之DRAM。第十六图为表示第1实施例中EEPROM的概略平面图。第十七图为表示第1实施例中EEPROM的读出方法之流程图。 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