| 主权项 |
1.一种半导体记忆装置,其特征为:含有:接受位址信号之第1输入缓冲电路,及根据通过上述第1缓冲器被输入之位址信号,来进行记忆格之选择动作之位址选择电路,及接受向上述记忆格之写入信号之第2输入缓冲器,及输出来自上述记忆格之读出信号之输出缓冲器,及被结合于上述记忆格,而获得上述读出信号之感测放大器,及缺陷资讯被写入之记忆机构,及由被记忆在上述记忆机构之缺陷信号来进行对上述感测放大器之工作电压之断路之电源断路电路等;而根据上述缺陷资讯,使上述第1及第2输入缓冲器及输出缓冲器之输出成为高阻抗状态;等为构成者。2.如申请专利范围第1项所述之半导体记忆装置;进一步备有:进行以上述记忆格被结合之字线及数元线为单位之缺陷补救之冗余电路。3.如申请专利范围第2项所述之半导体记忆装置;在上述记忆机构乃设有:输入与上述缺陷资讯相对应之电气信号之输入电极,而在此种输入电极乃被供给:根据从外部端子所供给之信号被形成之上述电气信号者。4.一种记忆体模组,主要在备有复数之半导体记忆装置之记忆体组中;其特征为:第1之半导体记忆装置乃各具有复数之记忆垫块(memory mat),而各记忆垫块亦含有:接受位址信号之第1输入缓冲电路,及根据通过上述第1缓冲器被输入之位址信号,来进行记忆格之选择动作之位址选择电路,及接受向上述记忆格之写入信号之第2输入缓冲器,及输出来自上述记忆格之读出信号之输出缓冲器,及被结合于上述记忆格,而获得上述读出信号之感测放大器,及缺陷资讯被写入之记忆机构,及由被记忆在上述记忆机构之缺陷信号来进行对上述感测放大器之工作电压之断路之电源断路电路等;而根据上述缺陷资讯,使上述第1及第2输入缓冲器及输出缓冲器之输出成为高阻抗状态;第2之半导体记忆装置,则含有:补救上述第1半导体记忆装置内之缺陷记忆垫块之冗余记忆垫块;等为构成者。5.如申请专利范围第4项所述之记忆体模组;上述第1半导体装置之与上述缺陷垫块相对应之外部资料端子,与上述第2半导体记忆装置之与上述冗余记忆垫块相对应之外部资料端子,乃在安装基板上被相对应连接者。图一表示本发明之半导体记忆装置之一实施例之概略方块图。图二表示图一之记忆垫块之一实施例之方块图。图三表示图二之记忆器阵列部之一实施例之要部电路图。图四说明适用本发明之动态型RAM之概略动作所用之定时图。图五适用本发明之动态型RAM之一实施例之一半之记忆器阵列之布置图。图六适用本发明之动态型RAM之一实施例之另一半之记忆器阵列之布置图。图七表示本发明之半导体记忆装置之一实施例之概略方块图。图八表示图七之输出控制电路OBC及资料输出入缓冲器IOB所含之输出缓冲器之一实施例之电路图。图九表示本发明之其他半导体记忆装置之一实施例之概略方块图。图十表示图九之位址比较电路及输出选择电路以及输出驱动器之一实施例之电路图。图十一表示本发明之其他半导体记忆装置之一实施例之概略方块图。图十二A,图十二B表示本发明之记忆体模组之一实施例之方块图。图十三表示本发明之记忆体模组之其他一实施例之方块图。图十四表示本发明之记忆体模组之其他一实施例之方块图。图十五说明本发明之记忆体模组之装配方法所用之流程图。图十六表示本发明之半导体记忆装置之其他一实施例之方块图。图十七表示本发明之记忆体模组之一实施例之概略构成图。图十八表示本发明之记忆体模组之其他一实施例之概略构成图。图十九适用本发明之DRAM之电脑系统之作为记忆储存部之记忆板(memory board)之要部概略图。 |
