| 主权项 |
1. 一种供于一基本区域与一外层间形成一电气互连之半导体处理方法,包括有以下步骤:提供一基体,其具有一用来形成电气连结之基本区域;提供一电气传导物质的第一层在该基体上,以形成一第一厚度;提供一蚀刻停止层在该第一层上,该蚀刻停止层包括一相对该电气传导物质的第一层而可选择性蚀刻之物质;蚀刻一接触开孔,经该蚀刻停止层及第一层至该基本区域,该接触开孔定义一第一层的接触开孔上端边缘;提供一电气传导物质之第二层于该蚀刻停止层表面上及该接触开孔内,以形成一第二厚度,该第二厚度系大于该第一厚度,且该第二层延伸的表面超过该第一层的接触开孔上端边缘;除去该第二层的物质,且在该接触开孔内定义一第二层栓,该第二层栓具有一最外的表面,其向外延伸超过该第一层的接触开孔上端边缘,且藉以提供该第二层栓的厚度较大于该第一层;以光罩遮蔽该第一层及该第二层栓的表面,以定义一光罩范围,用来确定一从该第一层经该第二层栓,与该基本区域连结的电气传导电路元件;蚀刻该第一层及第二层栓未以光罩遮蔽的部份,以定义一经该第二层栓与该基本区域连结的电气传导电路元件,该第二层栓的厚度较该第一层的厚度要来得大,以防止在蚀刻期间蚀刻深入该基本区域内。2. 如申请专利范围第1项所述之半导体处理方法,其中该蚀刻停止层包括一物质,该物质相对于该电气传导物质而可选择性蚀刻,该蚀刻步骤在光罩遮蔽步骤之前,相对于该电气传导物质从基体上蚀刻所有的蚀刻停止层物质。3. 如申请专利范围第1项所述之半导体处理方法,其中该电气传导物质包括传导性掺杂的复晶矽。4. 如申请专利范围第1项所述之半导体处理方法,其中该蚀刻停止层为电气绝缘体。5. 如申请专利范围第1项所述之半导体处理方法,其中该蚀刻停止层为电气导体。6. 如申请专利范围第1项所述之半导体处理方法,其中该蚀刻停止层物质包括二氧化矽。7. 如申请专利范围第1项所述之半导体处理方法,其中该第二层栓被完全容纳于接触开孔内。8. 如申请专利范围第1项所述之半导体处理方法,其中该第二层栓被完全容纳在接触开孔内,该电气传导物质包括传导性掺杂的复晶矽,及该蚀刻停止层物质包括二氧化矽。9. 如申请专利范围第1项所述之半导体处理方法,其中该基本区域包括一单晶矽的传导性掺杂区域。10. 如申请专利范围第1项所述之半导体处理方法,其中该基本区域包括一单晶矽的传导性掺杂区域,该电气传导物质包括传导性掺杂的复晶矽,及该蚀刻停止层物质包括二氧化矽。11. 一种积体电路,包括:一基本区域,以用来形成电气互连;一电气传导互连柱,由该基本区域的表面延伸,该柱具有一最外表面;及一电气传导线,由该柱延伸,该线具有一接合的最外表面以连结该柱,且该柱的最外表面超过该线之接合的最外表面。12. 如申请专利范围第11项所述之积体电路,其中该电气传导互连柱及该电气传导线包括有相同之电气传导物质。13. 如申请专利范围第11项所述之积体电路,其中该柱的最外表面被一电气绝缘物质所覆盖。14. 如申请专利范围第11项所述之积体电路,其中该柱的最外表面具有一第一面积,且该柱之第二面积与该基本区域互连,该第一面积之尺寸系小于该第二面积。15.如申请专利范围第11项所述之积体电路,更包括绝缘的边墙间隔层,以容纳该柱及线之边墙。图示简单说明:第1图为习知晶片断面图,且已于上述背景段讨论。第2图为第1图之后继处理步骤断面图。第3图为第2图之俯视图。第4图为习知晶片断面变化实施例之俯视图。第5图为第4图之晶片断面图。第6图为本发明在一处理步骤中半导体晶片断面图。第7图为第6图之后继处理步骤断面图。第8图为第7图之后继处理步骤断面图。第9图为第8图之后继处理步骤断面图。第10图为第9图之俯视图。第11图为第9图之后继处理步骤断面图。第12图为第11图之俯视图。 |
