| 摘要 |
본 발명은 게이트전극과 관련한 리세스 에칭(recess etching)공정을 사용하지 않는 전계효과트랜지스터 제조방법에 관한 것이다. 본 발명은 기판위에 활성층을 형성하는 공정과, 상기 활성층상부 소정영역에 소오스 전극과 드레인전극을 각각 형성하는 공정, 상기 소오스전극과 드레인전극 사이의 활성층 소정영역에 이은주입공정을 통해 준공핍영역을 형성하는 공정, 상기 준공핍영역상부에 게이트전극을 형성하는 공정을 포함하여 이루어지는 전계효과트랜지스터 제조방법을 제공함으로써 재현성좋게 공핍영역을 형성할 수 있게 하며, 미세패턴의 게이트전극형성을 가능하게 하고, 실질적인 게이트길이와 소오스-게이트간 저항을 조절할 수 있도록 한다. |
