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一种积体电路,其包含可经一个读埠和经一个读/ 写埠来 存取的记忆晶胞,此记忆晶胞由一个第一电源供应 电压( VSS)和一个第二电源供应电压(VDD)来供电;该积体电 路 甚特征进一步包含:至少一个已知导电性的存取电 晶体( 107,108),其耦合该读埠到该记忆器晶胞;至少相反导 电性的存取电晶体(105,106),其耦合该读/写埠到该 记 忆器晶胞;和产生一个多准位列线电压(RN)的装置, 该电 压加到存取电晶体(105,106)的闸极,并且该电晶体耦 合 该读/写埠到该记忆器晶胞;其中在写操作期间,加 上实 质等于该第二电源供应电压(VDD)的高电压准位,在 读操 作期间,经该读/写加上一个较低电压准位。 2.如申请专利范围第1项之积体电路,其中该较低电 压准 位范围在0.3到0.8的该高电压准位。 3.如申请专利范围第1项之积体电路,其中该较低电 压准 位是低于该高电压准位的电晶体门槛压降。 4.如申请专利范围第1项之积体电路,其中已知电性 的该 存取电晶体是一个P通道电晶体,该相反导电性的 该存取 电晶体是一个N通道电晶体,并且电源供应电压(VDD) 更正 于第一电源供应电压(VSS)。 5.如申请专利范围第4项之积体电路,其中该记忆器 晶胞 包含:具有第一第二只稳态节点(N1,N2)的一对耦合 的互 补反向器电晶体(101,102,104,104)。 6.如申请专利范围第4项之积体电路,其中产生一个 列线 电电的该装置,包含:具有源极和泄极区的第一,第 二和 第三N通道电晶体(202,204,205)在一个正电源供应电 压 (VDD)和一个负电源供应电压(VSS)之间联的连接;在 该第 一和第二电晶体的连接形成一个输出节点(206);一 个p通 道电晶体(203),其中源极连接到该正电源供应电压, 并 且泄极连接到该乾出节点;一个反向器(201),其有一 个 输出连接到该第一n通道电晶体的闸极;一个第一 控制信 号(DDRVEVOLT),连接到该反向器的输入,并且到该第二 n 通道电晶体的闸极;和一个第二控制信号线(DRV5VOLT ), 连接到该第三n通道电晶体的闸极,并且到该P通道 电晶体 的闸极。 7.如申请专利范围第6项之积体电路,进一步包含多 个互 补反向器(207-208,209-210),连接到该输出节(206) ,分配在该输出节点的输出电压到多固列线导线( ROWLINE0,ROWLINE1)。图1系本发明双埠记忆器的实迤 例,其使用一对的n通存取电晶体和一对p通道存取 电晶体 。图2A系产生高准位和低准位的行线电压的电路 。图2B |
