| 摘要 |
La invención se relaciona entre otros a un circuito demultiplexor de bit que comprende un generador de reloj interno (50) el cual, por medio de un reloj de referencia (CK entrada ) genera un número de señales de reloj mutuamente retardadas en tiempo, de manera exacta (56,58,60,62). El medio de alineación de reloj (53) se controla mediante datos entrantes en serie (D entrada) para proporcionar, por medio de las señales de reloj retardadas en tiempo (56,58,60,62) un número de señales de reloj de fases diferentes, las posiciones de fase de las cuales se ajustan dependiendo de la posición de fase de los datos entrantes. El primer medio demultiplexor (86,88,90,92) sincroniza, por medio de las señales de reloj de fases diferentes, los datos en serie entrantes hacia un flujo de datos en paralelo. Un segundo medio demultiplexor (86,94,96,98) alinea, por medio de una de las señales de reloj de fases diferentes este flujo de datos a los datos paralelos salientes (D1,D2,D3,D4).
|
