| 主权项 |
1.一种半导体记忆装置,系包含有: 属任意行之记忆格构成之第1格群,及属该任意行 之正前或正后之任一行之记忆格构成之第2格群系 以挟持各格群共用之记忆格用源极线而配置,属同 一列之上述第1格群之记忆格及上述第2格群之记 忆格系形成记忆格对,而且上述第1及第2格群之各 记忆格之源极领域系分别连接于上述记忆格用源 极线,而成的记忆格阵列; 第1,第2比较格系挟持各比较格共用之比较格用源 极线而配置,上述第1,第2比较格中之一方系与上述 第1格群之记忆格同一方向,另一方系与上述第2格 群之记忆格为同一方向,而且上述第1,第2比较格之 源极领域分别连接上述比较格用源极线,而成的至 少1个比较格对;及 进行对上述记忆格阵列之物理位址所对应记忆格 之读出的读出电路;其特征为: 上述各记忆格及第1,第2比较格,系形成为其各个构 成要素藉由同样制程形成于共用基板之分裂(split) 闸极型构造; 上述读出电路包含有比较选择电路俾选择构成上 述比较格对之上述第1,第2比较格中之任一方; 上述比较格选择电路,于记忆格读出时,系从上述 第1,第2比较格之中选择与待读出之记忆格方向为 同一方向之比较格。2.一种半导体记忆装置,系包 含有: 属任意行之记忆格构成之第1格群,及属该任意行 之正前或正后之任一行之记忆格构成之第2格群系 以挟持各格群共用之记忆格用源极线而配置,属同 一列之上述第1格群之记忆格及上述第2格群之记 忆格系形成记忆格对,而且上述第1及第2格群之各 记忆格之源极领域系分别连接于上述记忆格用源 极线,而成的记忆格阵列; 第1,第2比较格系挟持各比较格共用之比较格用源 极线而配置,上述第1,第2比较格中之一方系与上述 第1格群之记忆格同一方向,另一方系与上述第2格 群之记忆格为同一方向,而且上述第1,第2比较格之 源极领域分别连接上述比较格用源极线,而成的至 少1个比较格对;及 进行对上述记忆格阵列之物理位址所对应记忆格 之读出的读出电路;其特征为: 上述各记忆格及第1,第2比较格,系形成为其各个构 成要素藉由同样制程形成于共用基板之构造; 上述读出电路包含有比较选择电路俾选择构成上 述比较格对之上述第1,第2比较格中之任一方; 上述比较格选择电路,于记忆格读出时,系从上述 第1,第2比较格之中选择与待读出之记忆格方向为 同一方向之比较格。3.如申请专利范围第2项之半 导体记忆装置,其中 上述记忆格及第1,第2比较格之源极领域及汲极领 域,系藉从斜方向植入杂质离子而形成。4.如申请 专利范围第1项之半导体记忆装置,其中 上述比较格选择电路,系依待读出记忆格之物理位 址之LSB来进行上述比较格之选择。5.如申请专利 范围第2或3项之半导体记忆装置,其中 上述比较格选择电路,系依待读出记忆格之物理位 址之LSB来进行上述比较格之选择。6.如申请专利 范围第1项之半导体记忆装置,其中 包含多数比较格对, 上述多数比较格对所包含之第1比较格之汲极领域 被连接之同时,多数比较格对所包含第2比较格之 汲极领域被连接。7.如申请专利范围第2或3项之半 导体记忆装置,其中 包含多数比较格对, 上述多数比较格对所包含之第1比较格之汲极领域 被连接之同时,多数比较格对所包含第2比较格之 汲极领域被连接。8.如申请专利范围第6项之半导 体记忆装置,其中上述读出电路包含有: 将流经读出记忆格之第1电流转换为第2电流的第1 感测放大器; 将流经上述比较格对之第3电流转换为第4电流的 第2感测放大器;及 用于比较来自上述第1感测放大器之第2电流与来 自上述第2感测放大器之第4电流的比较器; 上述第1电流与第2电流间之第1电流比,及上述第3 电流与第4电流间之第2电流比之至少一方,系调整 为依上述比较格对之个数之値。9.如申请专利范 围第7项之半导体记忆装置,其中 上述读出电路包含有: 将流经读出记忆格之第1电流转换为第2电流的第1 感测放大器; 将流经上述比较格对之第3电流转换为第4电流的 第2感测放大器;及 用于比较来自上述第1感测放大器之第2电流与来 自上述第2感测放大器之第4电流的比较器; 上述第1电流与第2电流间之第1电流比,及上述第3 电流与第4电流间之第2电流比之至少一方,系调整 为依上述比较格对之个数之値。10.如申请专利范 围第8项之半导体记忆装置,其中 上述第1感测放大器包含有第1电流镜电路,上述第2 感测放大器包含有第2电流镜电路; 构成上述第1,第2电流镜电路之电晶体尺寸,系调整 为依上述比较格对之个数之値。11.如申请专利范 围第9项之半导体记忆装置,其中 上述第1感测放大器包含有第1电流镜电路,上述第2 感测放大器包含有第2电流镜电路; 构成上述第1,第2电流镜电路之电晶体尺寸,系调整 为依上述比较格对之个数之値。图式简单说明: 第一图:本发明之半导体记忆装置之一实施形态, 以快闪记忆体为例之部分图。 第二图:第一图之记忆格对与比较格对之侧面说明 图。 第三图:第一图之记忆格对与比较格对之平面说明 图。 第四图A:于记忆格之浮动闸极未储存电子(消去状 态)时之本实施形态中之比较信号与读出信号间之 关系图,第四图B为第九图之快闪记忆格中之比较 信号与读出信号间之关系图。 第五图A:于记忆格之浮动闸极储存有电子(写入状 态)时之本实施形态中之比较信号与读出信号间之 关系图,第五图B为第九图之快闪记忆格中之比较 信号与读出信号间之关系图。 第六图:设多数比较格对之例之快闪记忆体之部分 图。 第七图:读出电路之详细例之图。 第八图:快闪记忆体以外之本发明适用例之说明图 。 第九图:快闪记忆体之背景技术说明图。 第十图:第九图之记忆格对之侧面说明图。 第十一图A:于通常之记忆格阵列,于消去状态进行 读出时之奇数行与偶数行之记忆格之汲极电流Id 之大小表示图,第十一图B为,于写入状态进行记忆 格阵列读出时之奇数行与偶数行之记忆格之汲极 电流Id之大小表示图。 |
