| 摘要 |
Circuit intégré à l'échelle de tranche dans lequel une pluralité de cellules de traitement de données (12), telles que des cellules de mémoire, toutes sur une seule tranche (10) peuvent être connectées en une chaîne (18) partant d'un point de connexion (14), permettant le transfert de données à partir du point de connexion (16) via une connexion en série de registres de transfert en avant (38), et revenant vers le point de connexion (14) via une connexion en série de registres de transfert en arrière (40). Ce circuit présente un risque réduit qu'une cellule individuelle (12), autrement parfaite, devienne non-fonctionnelle à la suite d'une défaillance quelque part dans la tranche (10) d'une ligne globale associée, et ceci en réduisant le nombre de lignes globales requises en utilisant un signal d'horloge pilote commandant le décalage de données, transféré entre les cellules (12) en parallèle avec les données et utilisé pour actionner un générateur d'horloge multiple (46) dans chaque cellule. |
