| 主权项 |
1.一种具有一用于读取或储存资料之单元阵列区域之半导体记忆体装置,其包含:一包括复数个标准单元之标准单元块,每一标准单元耦接至用于储存一资料之一位元线及一位元线棒中之一者;及一包括复数个参考单元单位之参考单元块,每一参考单元单位包括一参考电容器、一用于将该参考电容器之一第一端子连接至该位元线之第一参考电晶体、一用于将该参考电容器之该第一端子连接至该位元线棒之第二参考电晶体及一连接至一参考电压以将该参考电压供应至该参考电容器之该第一端子的第三参考电晶体。2.如请求项1之半导体记忆体装置,其进一步包含:一预充电块,其用于将该位元线及该位元线棒预充电为一接地电压;及一感测放大块,其用于藉由利用一用于操作该半导体记忆体装置之核心电压及一具有一高于该核心电压之电压位准的高电压来感测且放大该资料。3.如请求项2之半导体记忆体装置,其中该高电压系在一预定周期期间自一开始时序输入至该感测放大块以感测且放大该资料。4.如请求项3之半导体记忆体装置,其中该核心电压系在该预定周期之后输入至该感测放大块。5.如请求项2之半导体记忆体装置,其中该预充电块包括:一第一金属氧化物半导体(MOS)电晶体,其用于接收一预充电讯号,且回应于该预充电讯号而将该接地电压作为预充电电压供应至该位元线;及一第二MOS电晶体,其用于接收该预充电讯号,且回应于该预充电讯号而将该接地电压作为该预充电电压供应至该位元线棒。6.如请求项2之半导体记忆体装置,其中该感测放大块包括:一具有一闸极、一汲极及一源极之第一p型金属氧化物半导体(PMOS)电晶体,该闸极耦接至该位元线棒,该源极用于接收该核心电压及该高电压中之一者,且该汲极耦接至该位元线;一具有一闸极、一汲极及一源极之第二PMOS电晶体,该闸极耦接至该位元线,该源极用于接收该核心电压及该高电压中之一者,且该汲极耦接至该位元线棒;一具有一闸极、一汲极及一源极之第一n型金属氧化物半导体(NMOS)电晶体,该闸极耦接至该位元线棒,该源极用于接收该接地电压,且该汲极耦接至该位元线;及一具有一闸极、一汲极及一源极之第二NMOS电晶体,该闸极耦接至该位元线,该源极用于接收该接地电压,且该汲极耦接至该位元线棒。7.如请求项2之半导体记忆体装置,其进一步包含一资料输出块,该资料输出块用于将由该感测放大块放大之资料传送至一资料线及一资料线棒中或经由该资料线及该资料线棒将一输入资料传送至该感测放大块中。8.如请求项7之半导体记忆体装置,其中该资料输出块包括:一第一MOS电晶体,其耦接于该位元线与该资料线间,以将该位元线中所负载之一资料传送至该资料线中;及一第二MOS电晶体,其耦接于该位元线棒与该资料线棒间以将该位元线棒中所负载之一资料传送至该资料线棒中。9.如请求项2之半导体记忆体装置,其进一步包含一初始电压产生器,该初始电压产生器用于接收一输入至该半导体记忆体装置之电源电压,以藉此产生该核心电压及该高电压。10.如请求项2之半导体记忆体装置,其进一步包含:一连接块,其用于回应一连接讯号而将该标准单元块连接至该感测放大器或与其断开。11.如请求项10之半导体记忆体装置,其中基于所输入位址及指令的该连接讯号系在一预充电操作期间予以启动。12.如请求项1之半导体记忆体装置,其中该标准单元块包括:一第一标准单元,其包括一第一标准电容器及一用于将该标准电容器连接至该位元线之第一标准电晶体;及一第二标准单元,其包括一以与该第一标准电容器相同之图案来布置的第二标准电容器,及一以与该第一标准电晶体相同之图案来布置以将该第二标准电容器连接至该位元线棒之第二标准电晶体。13.如请求项12之半导体记忆体装置,其中该第一参考电晶体至该第三参考电晶体系以与该第二标准电晶体相同之图案来布置,且该参考电容器系以与该第二标准电容器相同之图案来布置。14.如请求项13之半导体记忆体装置,其中每四个位元线两个参考单元布置于每一位元线之两端部分处。15.如请求项14之半导体记忆体装置,其进一步包含一将与对应于该第一标准电晶体及该第二标准电晶体之每一源极之一标准储存节点接触之接触插塞,其中该第一参考电晶体及该第二参考电晶体之每一源极及该第三参考电晶体之一汲极系布置成连接至每一接触插塞以便与一共同参考储存节点连接。16.如请求项13之半导体记忆体装置,其中该单元阵列区域包括:一用于该第二标准电晶体之第一作用区域;一用于该第一标准电晶体及该第一参考电晶体之第二作用区域;一用于该第二参考电晶体之第三作用区域;一用于该第三参考电晶体之第四作用区域;一配置于该第一作用区域上用于该第二标准电晶体之第一字线;一配置于该第二作用区域上用于该第一标准电晶体之第二字线;一配置于该第二作用区域上用于该第一参考电晶体之第三字线,该第三字线自该第二字线间开一预定距离;一配置于该第三作用区域上用于该第二参考电晶体之第四字线;一配置于该第四作用区域上用于该第三参考电晶体之第五字线;用于该第二标准电晶体之一第一位元线接触插塞及一第一储存节点接触插塞,该第一位元线接触插塞及该第一储存节点接触插塞系布置成分别连接至该第一作用区域之一上部分及一下部分;一用于该第一标准电晶体之第二储存节点接触插塞,该第二储存节点接触插塞系布置成连接至该第二作用区域之一上部分;一用于该第一标准电晶体及该第一参考电晶体之第二位元线接触插塞,该第二位元线接触插塞系布置成连接至该第二作用区域之一中央区域;一用于该第一参考电晶体及该第二参考电晶体之第三储存节点接触插塞,该第三储存节点接触插塞系布置成共同连接至该第二作用区域之一下部分及该第三作用区域之一上部分;一用于该第二参考电晶体之第三位元线接触插塞,该第三位元线接触插塞系布置成连接至该第三作用区域之一下部分;一用于该第三参考电晶体之第四位元线接触插塞,该第四位元线接触插塞系布置成连接至该第四作用区域之一上部分;一第二标准电容器,其配置于该第一作用区域处且连接至该第一储存节点接触插塞;一第一标准电容器,其配置于该第二作用区域之该上部分处且连接至该第二储存节点接触插塞;配置于该第二作用区域之该下部分且连接至该第三储存节点接触插塞之该参考电容器;与该第一字线至该第四字线交叉且连接至该第二位元线接触插塞之该位元线;与该第一字线至该第四字线交叉且连接至该第一位元线接触插塞及该第三位元线接触插塞之该位元线棒;及一辅助连接图案,其以与该字线相同之导电层来布置且连接至该第四位元线接触插塞及该第三位元线接触插塞。17.如请求项16之半导体记忆体装置,其中该第一字线及该第五字线系以相同间隔来布置。18.如请求项17之半导体记忆体装置,其进一步包含:一第一虚设电容器,其配置于与该参考电容器相同之层上且布置于该第三作用区域上;及一第二虚设电容器,其配置于与该参考电容器相同之层上且布置于该第四作用区域。图式简单说明:图1系一习知半导体记忆体装置之方块图;图2系展示习知半导体记忆体装置之单元阵列之电路图;图3系根据先前技术之感测放大器与单元阵列间之连接关系之方块图详言之为一共用位元线感测放大器结构之方块图;图4系展示图2所示之感测放大器部分之一实例的电路图;图5系展示习知半导体记忆体装置之操作之波形;图6系解释习知半导体记忆体装置之一问题的剖视图;图7系根据本发明之一实施例之半导体记忆体装置之方块图;图8系根据本发明之一实施例之半导体记忆体装置之详细电路图,详言之为图7所示之感测放大器部分的详细电路图;图9系根据本发明之一实施例之图8所示之第一参考单元块的电路图;图10系说明图8所示之半导体记忆体装置之操作的波形;图11A至18A系根据本发明之半导体记忆体装置之布局图;图11B至图18B系图12A至图18A所示之半导体记忆体装置之剖视图。 |
