| 摘要 |
<P>L'INVENTION CONCERNE UNE PORTE LOGIQUE MOS DU TYPE DOMINO PRESENTANT UN TRANSISTOR DE PRECHARGE T TRANSISTOR DE VALIDATION T ET DES TRANSISTORS LOGIQUES T...T. POUR EVITER UNE DECHARGE NON SOUHAITEE D'UN NIVEAU HAUT PRECHARGE, POUVANT ETRE INDUITE PAR AU MOINS UNE DONNEE D'ENTREE STABILISEE TARDIVEMENT, C'EST-A-DIRE SEULEMENT APRES LA MONTEE AU NIVEAU HAUT D'UN SIGNAL D'HORLOGE, UN SOUS-RESEAU P - MOS T EST DISPOSE EN PARALLELE AVEC LE TRAJET SOURCE-DRAIN DU TRANSISTOR DE PRECHARGE T ET RECOIT AU MOINS LA DONNEE D'ENTREE STABILISEE TARDIVEMENT DE MANIERE A INDUIRE UN TRAJET CONDUCTEUR RETABLISSANT LE NIVEAU HAUT PRECHARGE.</P>
|
