COMPLEMENTARY FET DELAY/LOGIC CELL.

摘要

Un circuit intégré comprend un transistor de transmission (M40) relié à l'entrée d'une pair d'inverseurs complémentaires. Des organes (403) délivrent à l'inverseur complémentaire une tension réduite, par rapport à la tension du signal délivré à la porte du transistor de transmission. Le seuil de commutation de l'inverseur est ainsi réduit, ce qui permet d'utiliser avantageusement un transistor de transmission du type à conductivité simple. Dans un mode de réalisation, la tension réduite est obtenue à l'aide d'un transistor à effet de champ du type à amélioration relié par une diode, ce qui produit une chute de tension de seuil. Dans une variante, on utilise des organes délivrant trois tensions d'alimentation. Un étage de retard pour un registre à décalage peut être implémenté avantageusement par la présente technique, de même que des circuits logiques à porte de transmission.