| 主权项 |
1.一种降低电力消耗量的方法,用于降低一随机存 取记忆体中之电力消耗量,该方法包含: 在该随机存取记忆体中,选择欲被写入的一第一记 忆体单元; 决定连接至该被选择的第一记忆体单元之至少一 位元线中之何者该接收一第一预定低値; 连接欲接收该低値的该位元线至一电荷分配线,藉 此写入该第一预定低値;以及 将该位元线自该电荷分配线移开。 2.如申请专利范围第1项之降低电力消耗量的方法, 其中该第一预定低値包含一逻辑低値。 3.如申请专利范围第1项之降低电力消耗量的方法, 其中该至少一位元线更包含一位元线与一互补位 元线。 4.如申请专利范围第1项之降低电力消耗量的方法, 其中该连接的步骤在一写入动作期间降低了位元 线上的总电压摆幅,藉此降低了该写入动作期间之 电力消耗量。 5.如申请专利范围第3项之降低电力消耗量的方法, 其中该连接的步骤在该写入动作期间降低了连接 至该电荷分配线之位元线上的总电压摆幅,藉此降 低了该写入动作期间之电力消耗量。 6.一种电荷分配线,系位于由多数记忆体单元所构 成的一随机存取记忆体中,每一该记忆体单元具有 一位元线、一互补位元线以及一字元线,该位元线 及该互补位元线用以自该记忆体单元读取一二进 位値并写入该二进位値至该记忆体单元,该字元线 用以写入该记忆体单元的位址,该电荷分配线在该 二进位値被写入该记忆体单元之前连接至该位元 线及该互补位元线其中之一,该电荷分配线降低该 位元线上之该电压摆幅,该位元线将接收被写入至 该记忆体单元之该互补二进位値之较低値。 7.如申请专利范围第6项之电荷分配线,更包含一写 入控制电路,该写入控制电路产生一第一讯号以及 一第二讯号,该第一讯号将该电荷分配线连接至该 位元线,而该第二讯号将该电荷分配线连接至该互 补位元线。 8.如申请专利范围第7项之电荷分配线,其中一第一 n通道电晶体连接于该电荷分配线与该位元线之间 且一第二n通道电晶体连接于该电荷分配线与该互 补位元线之间,当该控制电路产生一第一讯号时该 第一和第二n通道电晶体其中之一导通,当该控制 电路产生一第二讯号时该第一和第二n通道电晶体 中之另一个导通。 9.如申请专利范围第8项之电荷分配线,其中一第三 n通道电晶体连接至该电荷分配线以及地,当一第 三讯号由该写入控制电路所产生时,该第三n通道 电晶体导通。 10.如申请专利范围第9项之电荷分配线,其中一电 压箝连接于该第三n通道电晶体与地之间以限制于 该第三n通道电晶体之间上升的电压,并在该位元 线与该互补位元线中任一连接至该电荷分配线时 降低该位元线与该互补位元线其中之一上的该电 压摆幅。 11.如申请专利范围第10项之电荷分配线,其中该电 压箝包含一二极体。 12.如申请专利范围第10项之电荷分配线,其中该电 压箝包含一高阻抗n通道电晶体。 13.一种降低记忆体电力消耗量的方法,系使用在一 半导体记忆体中,在该半导体记忆体中二进位値被 储存在多数记忆体单元内,该方法包含连接该记忆 体单元至一电荷分配线的步骤,该步骤优先于写入 一新的二进位値至该记忆体单元中, 其中该二进位値在该记忆体单元中被储存为互补 讯号,该记忆体单元具有一位元线对以及连接至该 位元线的该电荷分配线,该位元线用以接收具有该 两互补讯号之该较低电压之该电压讯号,并且一写 入控制电路决定该位元线对何者将连接至该电荷 分配线。 14.一种电荷分配电路,用以降低一记忆体中的电力 消耗量,该电荷分配电路包含: 一电荷分配线;以及 一写入控制电路, 其中该写入控制电路产生三输出讯号,一第一输出 讯号将该电荷分配线连接至一位元线,一第二输出 讯号将该电荷分配线连接至一互补位元线,且一第 三输出讯号使该电荷分配线接地,在同一时间仅有 该第一和第二输出讯号的其中之一启动。 15.如申请专利范围第14项之电荷分配电路,其中该 三n通道电晶体之闸极分别连接至该第一、第二和 第三输出讯号,当该等n通道电晶体接收其分别的 讯号时,该第一n通道电晶体将该位元线连接至该 电荷分配线,该第二n通道电晶体将该互补位元线 连接至该电荷分配线,该第三n通道电晶体将该电 荷分配线连接至一地电位。 图式简单说明: 图1为RAM的方块图(习知技术); 图2为图1所绘示之RAM的详细说明,绘示了可包含多 数实体行的一逻辑行(习知技术); 图3绘示了一核心单元的一习知预先充电和平衡电 路(习知技术); 图4绘示了一习知核心单元(习知技术); 图5绘示了根据本发明之一第一实施例的一核心单 元; 图6绘示了根据本发明之一实施例的电荷分配写入 电路; 图7绘示了根据本发明之一实施例的写入控制电路 之方块图; 图8绘示了根据本发明之第一箝位电路;以及 图9绘示了箝位电路之另一实施例。 |
