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Die Schaltungsanordnung besteht aus drei Teiladdiereinheiten (AAD, DL-ADD und FE-ADD), die folgendermaßen miteinander verknüpft sind: An den Eingängen des Hauptadreßaddierers (AAD) werden gleichzeitig die aus einem Registerspeicher (RS) gelesenen Basisadressen (B1, B2) und wahlweise die Distanzadressen (D1, D2) bzw. das im Distanz/Längen- Addierer (DL-ADD) aufsummierte Zwischenergebnis (ZE = D1 + L1 oder D2 + L2) bereitgestellt. Die am Ausgang des Hauptaddierers auftretende logische Adresse wird einerseits in eines der beiden Ausgangsregister (AA, AB) übernommen und andererseits im Feldenden- Addierer/Subtrahierer (FE-ADD) mit der jeweiligen Operandenlänge (L, L1, L2) verknüpft, wobei ein aus der höchstwertigen Bitstelle resultierendes Übertragssignal (CY) eine eventuelle Seitengrenzenüberschreitung des jeweiligen Operanden im Speicher signalisiert.
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