低功率高速度静态随机存取记忆体

摘要

本发明系关于一种利用具有不同临界电压(threshold voltage, Vth)之两种电晶体，来构成静态随机存取记忆体(SRAM)单元，其中，具有低临界电压之电晶体作为位元线驱动元件，以及具有高临界电压之电晶体作为储存资料元件。双临界电压之各自优点被充分利用，可达到同时降低存取时间及维持资料之效果。本发明之一进一步特征为字元线间加入背对背相接之二极体，形成止扰器(quenchers)，使字元线在被制动(disable)后得以迅速降低震荡之振幅，使不必要之耗电减少。因此，本发明之静态随机存取记忆体之低功率与高速读写操作可以达成。

主权项

1.一种半导体记忆体,至少包含: 复数个记忆单元,其中前述记忆单元系由复数个电 晶体形成背对背交叉耦合而成之一闩锁,以及两个 由字元线选择信号控制之导通电晶体连接一位元 线对,前述形成闩锁之电晶体具有一第一临界电压 ,前述导通电晶体具有一第二临界电压,前述第一 临界电压高于前述第二临界电压; 复数条输入位址线; 一列解码器,用以根据前述输入位址线之一部份进 行解码,产生字元线选择信号; 一行解码器,用以根据前述输入位址线之一部份进 行解码,以产生一选择信号来选择前述被驱动之记 忆单元之位元线对,进行写入或读出动作; 复数个止扰器,每一个止扰器由一对背对背相接之 二极体构成,用以跨接在前述记忆单元之位元线对 ; 复数个感测放大器,用以侦测前述被选择之位元线 对上之差异,予以放大成为输出; 一资料输出输入缓冲器电路,将被选择之位元线对 上之资料予以锁住,以进行写入或读出动作; 一控制电路,其系用以产生前述电路所需之时脉信 号与控制信号。 2.如请求项第1项所述之半导体记忆体,其中前述之 记忆单元中之闩锁由两个背对背交叉耦接之NMOS电 晶体所构成,与位元线耦接之导通电晶体由NMOS电 晶体构成,前述形成闩锁之电晶体具有一第一临界 电压,前述导通电晶体具有一第二临界电压,前述 第一临界电压高于前述第二临界电压。 3.如请求项第1项所述之半导体记忆体,其中前述之 记忆单元中之闩锁由两个背对背交叉耦接之PMOS电 晶体所构成,与位元线耦接之导通电晶体由NMOS电 晶体构成,前述形成闩锁之电晶体具有一第一临界 电压,前述导通电晶体具有一第二临界电压,前述 第一临界电压高于前述第二临界电压。 4.如请求项第1项所述之半导体记忆体,其中前述之 记忆单元中之闩锁由两个背对背交叉耦接之NMOS电 晶体所构成,与位元线耦接之导通电晶体由PMOS电 晶体构成,前述形成闩锁之电晶体具有一第一临界 电压,前述导通电晶体具有一第二临界电压,前述 第一临界电压高于前述第二临界电压。 5.如请求项第1项所述之半导体记忆体,其中构成前 述之止扰器之二极体,系由闸极-源极-短路之MOS电 晶体构成。 6.如请求项第1项所述之半导体记忆体,其中前述之 记忆单元中之闩锁由两个PMOS与两个NMOS形成背对 背交叉耦合所构成,与位元线耦接之导通电晶体由 NMOS电晶体构成,前述形成闩锁之电晶体具有一第 一临界电压,前述导通电晶体具有一第二临界电压 ,前述第一临界电压高于前述第二临界电压。 图式简单说明: 图一、先前技术:传统6-T SRAM记忆单元; 图二、本发明之一较佳实施例; 图三、本发明之一较佳实施例之记忆单元; 图四、本发明之一较佳实施例之记忆单元位元线 电路图; 图五、未使用止扰器之模拟波形图; 图六、使用止扰器之模拟波形图; 图七、本发明之一较佳实施例之记忆单元模拟波 形与先前技术之记忆单元比较; 图八、本发明之另一较佳实施例之4-T记忆单元; 图九、本发明之另一较佳实施例之4-T记忆单元; 图十、本发明之另一较佳实施例之4-T记忆单元。