| 主权项 |
1.一种隔离具有部分垂直通道记忆单元之主动区的方法,包括下列步骤:提供一半导体基底,该半导体基底包含有二深沟槽,该等深沟槽内分别形成有一深沟槽电容,且该等深沟槽电容低于该半导体基底表面,使该等深沟槽间成为一突出柱状之主动区;对露出表面之该主动区之底部角落进行离子植入步骤以形成一离子掺杂区,用以作为一源汲极区;于该主动区表面上依序形成一闸极介电层及一导电层,该导电层用以作为一垂直闸极;及于该半导体基底上形成一介电层,该介电层与该垂直闸极之顶部等高,用以隔绝另一主动区。2.如申请专利范围第1项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该闸极介电层为闸极氧化层。3.如申请专利范围第2项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中形成该闸极氧化层的方法为热氧化法。4.如申请专利范围第1项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该导电层为多晶矽层。5.如申请专利范围第1项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该介电层为氧化层。6.一种隔离具有部分垂直通道记忆单元之主动区的方法,包括下列步骤:提供一半导体基底,该半导体基底包含有二深沟槽,该等深沟槽内分别形成有一深沟槽电容,且该等深沟槽电容低于该半导体基底表面;于每一深沟槽电容表面上形成一隔绝层;于每一深沟槽内填满一罩幕层;于该等深沟槽间之该半导体基底上形成一第一图案化罩幕层,其中该第一图案化罩幕层覆盖该等罩幕层之部分表面;以该第一图案化罩幕层及该等罩幕层为蚀刻罩幕,蚀刻该半导体基底至低于该隔绝层之高度,以形成一突出柱状之主动区;去除该第一图案化罩幕层及该等罩幕层;对该隔绝层侧边之该主动区进行离子植入步骤以形成一离子掺杂区,用以作为一源汲极区;于该半导体基底上依序形成一闸极介电层、一导电层及一第二图案化罩幕层,该第二图案化罩幕层之位置对应该主动区及该等罩幕层之部分区域;以该第二图案化罩幕层为蚀刻罩幕,蚀刻该导电层以形成一垂直闸极;去除该第二图案化罩幕层;及于该半导体基底上形成一介电层,且该介电层与该垂直闸极之顶部等高,用以隔绝另一主动区。7.如申请专利范围第6项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该隔绝层为氧化层。8.如申请专利范围第6项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该罩幕层为抗反射层。9.如申请专利范围第6项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中蚀刻该半导体基底之反应气体为含溴化氢气体与含氧气体之混合气体。10.如申请专利范围第6项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中蚀刻该半导体基底的方法为非等向性蚀刻。11.如申请专利范围第6项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该闸极介电层为闸极氧化层。12.如申请专利范围第11项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中以热氧化法形成该闸极氧化层。13.如申请专利范围第6项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该导电层为多晶矽层。14.如申请专利范围第6项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该介电层为氧化层。15.一种隔离具有部分垂直通道记忆单元之主动区的方法,包括下列步骤:提供一半导体基底,该半导体基底包含有二深沟槽;于每一深沟槽内形成一深沟槽电容,该等深沟槽电容低于该半导体基底表面,其中每一深沟槽之顶部侧壁上形成有一环状绝缘层;于每一深沟槽电容表面上形成一隔绝层;于每一深沟槽内填满一罩幕层;于该等深沟槽间之该半导体基底上形成一第一图案化罩幕层,其中该第一图案化罩幕层覆盖该等罩幕层之部分表面;以该第一图案化罩幕层及该等罩幕层为蚀刻罩幕,蚀刻该半导体基底至低于该隔绝层之高度;去除该第一图案化罩幕层及该等罩幕层,其中该等深沟槽电容间之突出柱状之该半导体基底即为一主动区;于该主动区外之该半导体基底上顺应性形成一牺牲层;于该牺牲层上形成一第一介电层;依序平坦化该第一介电层及该牺牲层至该露出该主动区之表面,且该第一介电层及该牺牲层之高度低于该主动区顶部表面一既定距离;以该第一介电层及该牺牲层为罩幕蚀刻该主动区,以使该主动区之顶部角落圆化;去除该第一介电层;对该隔绝层侧边之该主动区进行离子植入步骤以形成一离子掺杂区,用以作为一源汲极区;去除该牺牲层;对该半导体基底上进行氧化步骤以形成一闸极介电层;于该半导体基底上顺应性形成一导电层;于该导电层上形成一第二图案化罩幕层,该第二图案化罩幕层覆盖对应该主动区及该等罩幕层之该导电层之部分区域;以该第二图案化罩幕层为蚀刻罩幕,蚀刻该导电层以形成一垂直闸极;去除该第二图案化罩幕层;及于该半导体基底上形成一第二介电层,对该第二介电层进行平坦化步骤至露出该垂直闸极以形成一隔离区,该隔离区用以隔绝另一主动区。16.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该环状绝缘层为领型介电层。17.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该环状绝缘层为氧化层。18.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该隔绝层为氧化层。19.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该罩幕层为抗反射层。20.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中蚀刻该半导体基底之反应气体为含溴化氢气体与含氧气体之混合气体。21.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中蚀刻该半导体基底的方法为非等向性蚀刻。22.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该牺牲层为氮化层。23.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该第一介电层为氧化层。24.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该闸极介电层为闸极氧化层。25.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该导电层为多晶矽层。26.如申请专利范围第15项所述之隔离具有部分垂直通道记忆单元之主动区的方法,其中该第二介电层为氧化层。图式简单说明:第1a-1e图系显示习知之具有部分垂直通道之电晶体之切面示意图。第2a-2l图系显示本发明之隔离具有部分垂直通道记忆单元之主动区的方法之切面示意图。 |
