| 摘要 |
<p>본 발명은 반도체메모리 장치의 리드(Read) 시에 라이트 데이터로 인한 글로벌입출력라인의 페일을 방지하여 안정적인 리드(Read) 동작을 가능하게 하는 방식에 관한 것으로 조기에 글로벌입출력라인을 프리차지함으로써 라이트 데이터가 파이프라인 래치 회로에 입력되는 것을 방지하는 것이다. 이를 위하여 본 발명은 반도체메모리 장치에 있어서, 글로벌입출력라인(gio)과 반글로벌입출력라인(gioz)을 크로스-커플(Cross-couple)시켜 래치하기 위한 래치단; 글로벌입출력라인과 반글로벌입출력라인에 소정의 시간지연을 주어 피드백하기 위한 글로벌입출력딜레이단; 글로벌입출력딜레이단으로부터 피드백된 신호를 입력받아 글로벌 입출력라인을 프리차지시키기 위한 글로벌입출력라인프리차지부; 글로벌입출력라인프리차지부의 출력을 입력받아서 하이 데이터가 피드백될 때에 글로벌입출력라인에 전원전압을 인가하고 글로벌입출력라인프리차지부의 출력을 입력받아서 글로벌입출력라인에 로우 데이터가 피드백될 때에 글로벌입출력라인을 접지단으로 단락시키기 위한 제1프리차지단; 및 글로벌입출력라인프리차지부의 출력을 입력받아서 하이 데이터가 피드백될 때에 반글로벌입출력라인에 전원전압을 인가하고 글로벌입출력라인프리차지부의 출력을 입력받아서 반글로벌입출력라인에 로우 데이터가 피드백될 때에 반글로벌입출력라인을 접지단으로 단락시키기 위한 제2프리차지단을 포함하여 이루어진 것을 특징으로 한다.</p> |
