| 摘要 |
時間差デジタル変換回路(11)は入力された第１および第２の信号の位相差に応じて−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビットのデジタル信号を出力する。時間差増幅回路(13)は第１および第２の信号の位相差を２ｎ−１倍に拡大した二つの信号を出力する。遅延調整回路(14)は時間差増幅回路から出力される二つの信号にデジタル信号に応じた位相差を付加した二つの信号を出力し、特にデジタル信号が“０”の場合、二つの信号の双方を所定時間遅延させて出力する。出力検知回路(15)は遅延調整回路から二つの信号が出力されたことを検知して検知信号を出力する。記憶回路(12)は検知信号に同期してデジタル信号をラッチする。上記各要素を備えた時間差デジタル変換ステージ(10)を多段接続することでパイプライン型およびサイクリック型の時間差デジタル変換器が構成される。 |
