一种低应力复合保护层之形成方法

摘要

本案系为一种低应力复合保护层之形成方法，应用于一积体电路之制造上，用以覆盖主体已完成之该积体电路表面，其系以形成于该积体电路表面上之一无掺杂矽玻璃(Undoped Silicon Glass, USG)层；以及形成于该无掺杂矽玻璃层上之一氮化矽(Si3N4)薄膜来完成，而由于该无掺杂矽玻璃层与氮化矽薄膜相接之界面应力极小，俾能有效舒解(release)薄膜形成于积体电路表面所造成之应力。

主权项

2.如申请专利范围第1项所述之低应力复合保护层形成方法,其中该无掺杂矽玻璃层之形成系以一电浆加强化学气相沉积法(PECVD)于温度约摄氏400度,而压力则约为1至10托(Torr)之间所沉积完成。3.如申请专利范围第2项所述之低应力复合保护层形成方法,其中该氮化矽薄膜系以一电浆加强化学气相沉积法(PECVD)于温度约摄氏400度,而压力则约为1至10托(Torr)之间所沉积完成。4.如申请专利范围第3项所述之低应力复合保护层形成方法,其中该无掺杂矽玻璃层与该氮化矽薄膜系于同一反应室内所沉积完成。5.如申请专利范围第1项所述之低应力复合保护层形成方法,其中该无掺杂矽玻璃层厚度约为1.5K埃至2K埃。6.如申请专利范围第1项所述之低应力复合保护层形成方法,其中该氮化矽薄膜厚度约为6K埃至9K埃之间。7.如申请专利范围第1项所述之低应力复合保护层形成方法,其中通以纯氢(H2)所进行该烧结(sintering)制程,其温度为摄氏410度至425度之间。图式简单说明:第一图:其系习用保护层沉积于积体电路之示意图。第二图:其系本案所揭露保护层(passivation)之较佳实施例结构示意图。第三图(a)(b):第三图(a)与第三图(b)系分别为习用技术与本案技术应用于一晶圆(wafer)制作后,其中各晶粒(die)上刷新时间元件特性之百分比分布图。第四图(a)(b):第四图(a)与第四图(b)系分别为习用技术与本案技术应用于一晶圆(wafer)制作后,其中各晶粒(die)上金氧半元件之底材电压(Back bias Voltage)値之百分比分布图。