半导体记忆体积体电路及其布局方法

摘要

本发明揭示一种半导体记忆体积体电路，其包含：复数个焊垫；一周边电路，其具有配置于该等复数个焊垫邻近位置处之复数个控制电路，该等控制电路接收复数个输入讯号以分别回应复数个控制讯号而产生复数个输出讯号；及复数个保险丝电路，其用以产生该等复数个控制讯号，该等保险丝电路配置在该等复数个焊垫与该周边电路之间。因为该积体电路在该等焊垫邻近位置处具有保险丝电路，所以当一小区域打开时，积体电路之特性甚至可在封装测试后发生变化。