一种低功率延迟线架构及电路

摘要

本发明所提出的低功率延迟线电路，是以环状计数器来作为位址解码器，并以锁存器阵列来储存资料。为了降低功率消耗，本发明以一种树状闸式时脉驱动器来驱动环状计数器，使得作为位址解码器的环状计数器的功率消耗大为减低。而在锁存器阵列的资料储存部份，本发明也采用树状闸式驱动器的做法，来驱动资料的输入、输出端。本发明所提出的功率延迟线电路，除了在功率消耗上可达到比SRAM记忆体延迟线更低之外，还具有能在高速下操作、且电路布局面积和SRAM记忆体延迟线更小等特点。