| 主权项 |
1.一种将记忆体矩阵(1)之字元线(WL)去活化(de-activate)之电路配置,其每一个可控制之连接装置(T2)用于连接有关的字元线与一共同的,将去活化电位用于操纵字元线之馈电线系统(DL),此电路配置具有控制电路(2),其在去活化指令(DBS)的回应中产生一使得此可控制的连接装置(T2)导电的去除活化控制信号(DSS),其特征为,–以选择方式可接通之衰减装置(T7-T9,HL),其在接通的状态中此藉由此经使得导电之连接装置(T2)所流过之电流须限制在此种范围中,使得经馈电线系统(DL)所流过之总电流不超过预设値。2.如申请专利范围第1项之电路配置,其中此衰减装置(T7-T9,HL)包括用于提高此连接配置之电阻之装置。3.如申请专利范围第2项之电路配置,其中每一连接装置具有去活化电晶体(T2),其主要电流区段位于有关的字元线(WL)与馈电线系统(DL)之间,并且其控制电极接收此去活化控制信号(DSS),以及此衰减装置藉由装置(T9,HL)形成,用于降低此去活化控制信号之振幅。4.如申请专利范围第1至3项中任一项之电路配置,其中每一连接装置具有去活化电晶体(T2),其主要电流区段介于位于有关的字元线(WL)与馈电线系统(DL)之间,并且其控制电极接收此去活化控制信号(DSS),以及此衰减装置藉由装置(T7,T8)而形成,用于降低此去活化控制信号前侧之斜度。5.如申请专利范围第1项之电路配置,其中此控制电路(2)为了产生去活化控制信号(DSS),而设有三个可交替接通之电流分支,其包括:第一分支(T6)只有在其接通的状态中,此去活化电晶体(T2)之控制电极与截止此电晶体之第一电位(LL)连接,以及第二分支(T4,T5)只有在其接通的状态中,此去活化电晶体(T2)之控制电极与在饱和中驱动此电晶体之第二电位(H)连接,以及第三分支(T7-T9)只有在其接通的状态中,此去活化电晶体(T2)之控制电极与对此电晶体在传送方向中施加偏压之第三电位(HL-Vth)相连接,并且此上述装置,用于降低此去活化控制信号之振幅及/或侧面斜度。6.如申请专利范围第5项之电路配置,其中此装置用于降低此去活化控制信号(DSS)之振幅,此信号是将第三电位(HL-Vth)设计安排于-値中所构成,其对此在限制导电状态中之去活化电晶体施加偏压。7.如申请专利范围第6项之电路配置,其中为了在第三电流分支(T7-T9)中设计安排第三电位,而置入二极体或作为二极体而接通之电晶体(T9),其在此分支接通状态中之使用电压(Vth),是从连接此分支终端之电压源(HL)之电压(HL)中减去的电压。8.如申请专利范围第5至7项中任一项之电路配置,其中此用于降低此去活化控制信号(DSS)之侧面斜度之装置,是由至少一个在第三电路中置入之元件(T7,T8)之可觉察之欧姆电阻所构成。9.如申请专利范围第8项之电路配置,其中此元件之欧姆电阻各自是电晶体(T7,T8)之主要电流区段,其被控制用于接通第三电路(T7-T9)。10.如申请专利范围第5至7项中任一项之电路配置,其中此控制电路(2)具有一输入端(EM)用于施加模式调整信号(MES),以及输入端(ED)用于施加二位元指令信号(DBS),并且具有连接装置(10-40),其当指令信号(DBS)具有第一个二位元値("1")时,只有第一电流分支(T6)一直并且才保持接通;当指令信号(DBS)具有第二个二位元値("0")时,第二电流分支(T5,T6)一直并且才保持接通;当指令信号(DBS)具有第二个二位元値("0"),并且模式调整信号具有另外的("1")作为某个二位元値时,此第三电流分支(T7-T9)一直并且才接通。11.如申请专利范围第8项之电路配置,其中此控制电路(2)具有一输入端(EM)用于施加模式调整信号(MES),以及输入端(ED)用于施加二位元指令信号(DBS),并且具有连接装置(10-40),其当指令信号(DBS)具有第一个二位元値("1")时,只有第一电流分支(T6)一直并且才保持接通;当指令信号(DBS)具有第二个二位元値("0")时,第二电流分支(T5,T6)一直并且才保持接通;当指令信号(DBS)具有第二个二位元値("0"),并且模式调整信号具有另外的("1")作为某个二位元値时,此第三电流分支(T7-T9)一直并且才接通。图式简单说明:本发明之唯一图式显示将记忆体矩阵之字元线去活化所用之电路配置。 |
