| 主权项 |
1.一种半导体晶片,其包含有:一方形之基材(substrate);一积体电路,设置于该方形基材之中央部分;以及复数个输出入单元(input/output cell),设置于该方形基材之周边部分并与该积体电路相互电连接,每一输出入单元包含有二呈线型且相邻设置之第一输出入埠及第二输出入埠,每一输出入埠包含有三表面近似方形且呈线型排列之元件:P通道金氧半导体电晶体(PMOS),N通道金氧半导体电晶体(NMOS)以及焊线垫片(bonding pad),该三元件系分别设置于与该方形基材之周边相平行之三条平行线上;其中该第一及第二输出入埠之焊线垫片系设置于不同之平行线上。2.如申请专利范围第1项之半导体晶片,其中该三条平行线系为第一、第二及第三平行线,该第一平行线距离该晶片之周边最近,而该第三平行线距离该方形基材之周边最远,该第一及第二输出入埠之焊线垫片均系设置于该第一或第二平行线上。3.如申请专利范围第2项之半导体晶片,其中该第一输出入埠之PMOS、焊线垫片及NMOS三元件系分别设置于该第一、第二及第三条平行线上,而该第二输出入埠之焊线垫片、PMOS及NMOS三元件则系分别设置于该第一、第二及第三条平行线上。4.如申请专利范围第2项之半导体晶片,其中该第一输出入埠之NMOS、焊线垫片及PMOS三元件系分别设置于该第一、第二及第三条平行线上,而该第二输出入埠之焊线垫片、NMOS及PMOS三元件则系分别设置于该第一、第二及第三条平行线上。5.如申请专利范围第1项之半导体晶片,其中于该复数个输出入单元中,每一输出入单元之第一输出入埠系与一相邻之输出入单元之第二输出入埠相邻,且每一输出入单元之第二输出入埠系与一相邻之输出入单元之第一输出入埠相邻。图式简单说明:第一图为一习知阵列式半导体晶片之外视图。第二图为第一图阵列式输出入埠之布局图。第三图为错叠式输出入埠之布局图。第四图为本发明之交错式输出入单元之布局图。第五图为本发明晶片第一金属层之布局设计。第六图为本发明晶片第二金属层之布局设计。第七图为本发明晶片第三金属层之布局设计。第八图为本发明之交错式输出入单元之另一布局图。 |
