| 主权项 |
1.一种包含一记忆体单元之半导体装置,该记忆体单元包含:- 一写入电晶体(TWR),其具有一写入电晶体闸极一第一写入电晶体电极与第二写入电晶体电极(1),- 一读取电晶体(TRE),其具有一读取电晶体闸极一第一读取电晶体电极与第二读取电晶体电极(9),- 一感测电晶体(TSE),其具有感测电晶体闸极第一感测电晶体电极(7)以及第二感测电晶体电极(3),第一感测电晶体电极(7)连接到第二读取电晶体电极(9),感测电晶体闸极设置成为浮接闸极(FG),该浮接闸极以感测电晶体氧化层(THINOX)与该第二感测电晶体电极(3)分开,并且藉由穿透氧化层(TUNOX)与该第二写入电晶体电极(1)分开;其中电压源配置(5,Vsi_p,Vsi_e)在程式写入与抹除操作期间,以一预定电压値提供给该第二感测电晶体电极(3),使得实质上并没有在该感测电晶体氢化层(THINOX)发生应变引起的漏电流。2.如申请专利范围第1项之半导体装置,其中提供一控制闸(CG),以一控制闸氧化层(2)与该浮接闸极分开。3.如申请专利范围第2项之半导体装置,其中该控制闸(CG)为复晶矽所制,而非浮接闸极(FG)所使用者。4.如申请专利范围第1.2或3项之半导体装置,其中该写入电晶体闸极与该读取电晶体闸极为分开控制。5.如申请专利范围第1.2或3项之半导体装置,其中该感测电晶体氧化层(THINOX)与该穿透氧化层(TUNOX)具有厚度5.0与10.0nm之间。6.如申请专利范围第5项之半导体装置,其中该感测电晶体氧化层(THINOX)与该穿透氧化层(TUNOX)具有厚度6.0与8.0nm之间。7.如申请专利范围第1.2或3项之半导体装置,其中该预定电压(Vsi_p,Vsi_e)为0.5与3.6V之间。8.一种包含许多记忆体单元之记忆体单元结构,每一记忆体单元包含:- 一写入电晶体(TWR),其具有一写入电晶体闸极一第一写入电晶体电极与第二写入电晶体电极(1),- 一读取电晶体(TRE),其具有一读取电晶体闸极一第一读取电晶体电极与第二读取电晶体电极(9),- 一感测电晶体(TSE),其具有感测电晶体闸极第一感测电晶体电极(7)以及第二感测电晶体电极(3),第一感测电晶体电极(7)连接到第二读取电晶体电极(9),感测电晶体闸极安置为浮接闸极(FG),该浮接闸极以感测电晶体氢化层(THINOX)与该第二感测电晶体电极(3)分开,并且藉由穿透氧化层(TUNOX)与该第二写入电晶体电极(1)分开;其中电压源配置(5,Vsi_p,Vsi_e),为在程式写入与抹除操作期间,以一预定电压値提供给至少一个所选记忆体单元的该第二感测电晶体电极(3),使得实质上并没有在该至少一个所选记忆体单元的该感测电晶体氧化层(THINOX)发生应变引起的漏电流。9.一种控制记忆体单元的方法,该记忆体单元包含:- 一写入电晶体(TWR),其具有一写入电晶体闸极一第一写入电晶体电极与第二写入电晶体电极(1),- 一读取电晶体(TRE),其具有一读取电晶体闸极一第一读取电晶体电极与第二读取电晶体电极(9),- 一感测电晶体(TSE),其具有感测电晶体闸极第一感测电晶体电极(7)以及第二感测电晶体电极(3),第一感测电晶体电极(7)连接到第二读取电晶体电极(9),感测电晶体闸极配置为浮接闸极(FG),该浮接闸极以感测电晶体氧化层(THINOX)与该第二感测电晶体电极(3)分开,并且藉由穿透氢化层(TUNOX)与该第二写入电晶体电极(1)分开;其中此方法包含控制电压源配置(5,Vsi_p,Vsi_e)步骤,为在程式写入与抹除操作期间,以一预定电压値提供给该第二感测电晶体电极(3),使得实质上并没有在该感测电晶体氧化层(THINOX)发生应变引起的漏电流。10.一种控制包含许多记忆体单元之记忆体结构方法,每一记忆体单元包含:- 一写入电晶体(TWR),其具有一写入电晶体闸极一第一写入电晶体电极与第二写入电晶体电极(1),- 一读取电晶体(TRE),其具有一读取电晶体闸极一第一读取电晶体电极与第二读取电晶体电极(9),- 一感测电晶体(TSE),其具有感测电晶体闸极第一感测电晶体电极(7)以及第二感测电晶体电极(3),第一感测电晶体电极(7)连接到第二读取电晶体电极(9),感测电晶体闸极配置一浮接闸极(FG),该浮接闸极以感测电晶体氧化层(THINOX)与该第二感测电晶体电极(3)分开,并且藉由穿透氧化层(TUNOX)与该第二写入电晶体电极(1)分开;其中此方法包含步骤有:- 至少选择一预定记忆体单元- 控制一电压源(Vs)配置,于程式写入与抹除操作期间,提供一预定电压値给该至少选择一预定记忆体单元之该感测电晶体电极(3),使得实质上并没有在该至少选择一预定记忆体单元之该感测电晶体氧化层(THINOX)发生应变引起的漏电流。11.如申请专利范围第9或10项之方法,其中该感测电晶体氧化层与该穿透氧化层以相同步骤制成。图式简单说明:图1列出一种根据先前技术之记忆体单元电路。图2列出一种根据本发明之记忆体单元电路。图3列出根据图2记忆体单元部分半导体结构之切面图。图4列出几条曲线,代表具有以及不具有SILC抑制特性之EEPROM单元耐用性与最大转导退化情形。 |
