半导体积体电路装置

摘要

一种对抗静电破坏之半导体积体电路装置，系于电源线38+39，58+59互异的复数内部电路34、54间收送信号的半导体积体电路装置10中，于电源线间设置保护电路70、80时，系在p型．n型之不同领域分散形成(71+72、81+82)，以藉由特性相异元件的配合作用，而适切地保护装置免受各种突波杂讯(surge noise)的破坏，同时，亦使配置(layout)设计容易。又因p型．n型领域系在相靠近的部位32+51、31+52形成区块间保护电路，可使配线缩短，同时亦使扯线等之设计负担减轻。更可利用输出入电路用四周领域31、32、51、52轻易地形成区块间保护电路。

主权项

1.一种半导体积体电路装置,系具有:于电路形成领域中,设置在内侧之复数内部电路;分别对应于该等内部电路而分配的复数电源线;跨设于该等内部电路间的信号配线;以及连接于上述电源线中之复数电源线,且含有由形成于p型半导体领域的整流元件及形成于n型半导体领域的整流元件所成之并联电路的保护电路。2.如申请专利范围第1项之半导体积体电路装置,其中具备形成为单晶片的基板,且于该基板的一面上分配上述电路形成领域。3.如申请专利范围第2项之半导体积体电路装置,其中系在上述电路形成领域中之围绕上述复数内部电路的四方形四周领域,配置输出入电路及形成上述保护电路。4.如申请专利范围第3项之半导体积体电路装置,其中上述四周领域形成分割为内周侧及外周侧之p型半导体领域及n型半导体领域,同时,系于上述保护电路之设置部位,使各领域之交接处于周方向错开者。5.如申请专利范围第4项之半导体积体电路装置,其中上述电路形成领域中之上述四周领域外侧设有外部连接端子。6.一种半导体积体电路装置,系具有:于电路形成领域中,设置在内侧之复数内部电路;分别对应于该等内部电路而分配的复数电源线;跨设于该等内部电路间的信号配线;以及连接于上述电源线中之复数电源线,且含有由形成于p型半等体领域及n型半导体领域之近邻部之整流元件所成的保护电路。7.如申请专利范围第6项之半导体积体电路装置,其中具备形成为单晶片的基板,且于该基板的一面上分配上述电路形成领域。8.如申请专利范围第7项之半导体积体电路装置,其中系在上述电路形成领域中之围绕上述复数内部电路的四方形四周领域,配置输出入电路及形成上述保护电路。9.如申请专利范围第8项之半导体积体电路装置,其中上述四周领域形成分割为内周侧及外周侧之p型半导体领域及n型半导体领域,同时,系于上述保护电路之设置部位,使各领域之交接处于周方向错开者。10.如申请专利范围第9项之半导体积机电路装置,其中上述电路形成领域中之上述四周领域外侧设有外部连接端子。11.一种半导体积体电路装置,系具有:于电路形成领域中,设置在内侧之复数内部电路;分别对应于该等内部电路而分配的复数电源线;跨设于该等内部电路间的信号配线;以及连接于上述电源线中之复数电源线,且含有由形成于p型半导体领域的整流元件及形成于其近邻接部之n型半导体领域的整流元件所成之并联电路的保护电路。12.如申请专利范围第11项之半导体积体电路装置,其中具备形成为单晶片的基板,且于该基板的一面上分配上述电路形成领域。13.如申请专利范围第12项之半导体积体电路装置,其中系在上述电路形成领域中之围绕上述复数内部电路的四方形四周领域,配置输出入电路及形成上述保护电路。14.如申请专利范围第13项之半导体积体电路装置,其中上述四周领域形成分割为内周侧及外周侧之p型半导体领域及n型半导体领域,同时,系于上述保护电路之设置部位,使各领域之交接处于周方向错开者。15.如申请专利范围第14项之半导体积体电路装置,其中上述电路形成领域中之上述四周领域外侧设有外部连接端子。图式简单说明:第1图(a)为表示本发明半导体积体电路装置第1实施例中晶片全体构造之概要配置图。第1图(b)为表示本发明半导体积体电路装置第1实施例中晶片全体构造之等效电路图。第2图(a)为详细表示新导入之保护电路中,上侧部分之平面配置图。第2图(b)为详细表示新导入之保护电路中,上侧部分半导体领域之纵剖面模式图。第3图(a)为详细表示新导入之保护电路中,右侧部分之平面配置图。第3图(b)为详细表示新导入之保护电路中,右侧部分半导体领域之纵剖面模式图。第4图为表示本发明半导体积体电路装置第2实施例中,包含新导入之各保护电路范围的平面配置图。第5图(a)为表示将不同电源系的复数内部电路装载于单晶片之LSI的一般全体构造之概要配置图。第5图(b)为表示将不同电源系的复数内部电路装载于单晶片之LSI的一般全体构造之等效电路图。