| 主权项 |
1.一种记忆体位址驱动电路结构,包括:一第一记忆体模组插槽,具有复数个位址脚位,其可用以插置一第一记忆体模组;一第二记忆体模组插槽,具有复数个位址脚位,其可用以插置一第二记忆体模组;以及一控制晶片组,耦接至该第一记忆体模组插槽以及该第二记忆体模组插槽,用以存取及控制该第一记忆体模组插槽与该第二记忆体模组插槽上可能插置之该第一记忆体模组与该第二记忆体模组,该控制晶片组具有一第一记忆体控制电路以及一第二记忆体控制电路,该第一记忆体控制电路以及该第二记忆体控制电路具有各自独立之复数个位址脚位,该第一记忆体控制电路之该些位址脚位连接至该第一记忆体模组插槽之该些位址脚位,而该第二记忆体控制电路之该些位址脚位连接至该第二记忆体模组插槽之该些位址脚位;其中当该第一记忆体模组插槽上插置有该第一记忆体模组时,该第一记忆体控制电路系以一第一记忆体命令时序存取该第一记忆体模组,其中当该第二记忆体模组插槽上插置有该第二记忆体模组时,该第二记忆体控制电路系以一第二记忆体命令时序存取该第二记忆体模组。2.如申请专利范围第1项所述之记忆体位址驱动电路结构,其中该第一记忆体命令时序系1T之记忆体命令时序,该第二记忆体命令时序系2T之记忆体命令时序。3.如申请专利范围第2项所述之记忆体位址驱动电路结构,其中该第一记忆体模组系双倍资料速率动态随机存取记忆体模组。4.如申请专利范围第1项所述之记忆体位址驱动电路结构,更包括复数个终端电阻,连接至该第二记忆体模组插槽之该些位址脚位;其中,该第一记忆体模组插槽之该些位址脚位并未连接至任何终端电阻。5.一种记忆体位址驱动电路结构,包括:一第一记忆体模组插槽,具有复数个位址脚位,其可用以插置一第一记忆体模组;一第二记忆体模组插槽,具有复数个位址脚位,其可用以插置一第二记忆体模组;一控制晶片组,耦接至该第一记忆体模组插槽以及该第二记忆体模组插槽,用以存取及控制该第一记忆体模组插槽与该第二记忆体模组插槽上可能插置之该第一记忆体模组与该第二记忆体模组,该控制晶片组具有一第一记忆体控制电路以及一第二记忆体控制电路,该第一记忆体控制电路以及该第二记忆体控制电路具有各自独立之复数个位址脚位,该第一记忆体控制电路之该些位址脚位连接至该第一记忆体模组插槽之该些位址脚位,而该第二记忆体控制电路之该些位址脚位连接至该第二记忆体模组插槽之该些位址脚位;以及复数个终端电阻,连接至该第二记忆体模组插槽之该些位址脚位;其中,该第一记忆体模组插槽之该些位址脚位并未连接至任何终端电阻。6.如申请专利范围第5项所述之记忆体位址驱动电路结构,其中该第一记忆体模组系双倍资料速率动态随机存取记忆体模组。7.一种记忆体位址驱动电路结构,包括:一第一记忆体模组插槽,具有复数个位址脚位,其可用以插置一第一记忆体模组;一第二记忆体模组插槽,具有复数个位址脚位,其可用以插置一第二记忆体模组;一控制晶片组,耦接至该第一记忆体模组插槽以及该第二记忆体模组插槽,用以存取及控制该第一记忆体模组插槽与该第二记忆体模组插槽上可能插置之该第一记忆体模组与该第二记忆体模组,该控制晶片组具有一第一记忆体控制电路以及一第二记忆体控制电路,该第一记忆体控制电路以及该第二记忆体控制电路具有各自独立之复数个位址脚位,该第一记忆体控制电路之该些位址脚位连接至该第一记忆体模组插槽之该些位址脚位,而该第二记忆体控制电路之该些位址脚位连接至该第二记忆体模组插槽之该些位址脚位;以及复数个终端电阻,连接至该第二记忆体模组插槽之该些位址脚位;其中,该第一记忆体模组插槽系比其他记忆体模组插槽更接近该控制晶片组,且该第一记忆体模组插槽之该些位址脚位并未连接至任何终端电阻。8.如申请专利范围第7项所述之记忆体位址驱动电路结构,其中该第一记忆体模组系双倍资料速率动态随机存取记忆体模组。9.如申请专利范围第7项所述之记忆体位址驱动电路结构,其中当该第一记忆体模组插槽上插置有该第一记忆体模组时,该第一记忆体控制电路系以1T之记忆体命令时序存取该第一记忆体模组。图式简单说明:第1图系显示根据本发明一较佳实施例之一种支援DDR DRAM记忆体位址驱动电路结构方块示意图。第2图系显示本发明中第一记忆体模组插槽之位址驱动电路示意图。第3图系显示本发明中第二记忆体模组插槽之位址驱动电路示意图。 |
