| 主权项 |
1.一种用于在一具有并联式快取记忆体组态的资料处理系统中管理资料储存之记忆体控制器,该资料处理系统包含:一处理器,该处理器具有一与其相关联之上层快取记忆体;一控制器记忆体,该控制器记忆体系耦合到该记忆体控制器;一耦合于该处理器与该记忆体控制器间之处理器滙流排;一与该处理器及该记忆体控制器并联方式耦合到该处理器滙流排之下层快取记忆体;以及一主记忆体;其中该上层快取记忆体及该下层快取记忆体分别包含一个或多个快取线,该记忆体控制器包含:决定装置,用以回应在该记忆体控制器接收到一写入要求、及该主记忆体中一指定位址之相关联资料,而决定该下层快取记忆体是否将服务该写入要求,并决定该相关联资料是否为一自该上层快取记忆体或该下层快取记忆体取代的修改后快取线;将相关联资料储存在主记忆体之装置,用以回应该下层快取记忆体将不服务该写入要求且该相关联资料是一自该上层快取记忆体或该下层快取记忆体取代的修改后快取线之决定,而将该相关联资料储存在该主记忆体的该指定位址;以及将相关联资料储存在控制器记忆体之装置,用以回应该下层快取记忆体将不服务该写入要求且该相关联资料并非一自该上层快取记忆体或该下层快取记忆体取代的修改后快取线之决定,而将该相关联资料储存在与该记忆体控制器相关联之该控制器记忆体,其中系将该资料处理系统中之资料储存最佳化。2.根据申请专利范围第1项之记忆体控制器,又包含:使相关联资料无效之装置,用以回应该处理器对该相关联资料之存取,而使该控制器记忆体中之该相关联资料无效。3.根据申请专利范围第1项之记忆体控制器,其中该控制器记忆体包含一在该记忆体控制器中之内建快取记忆体。4.一种资料处理系统,包含:一处理器;一耦合到该处理器之处理器滙流排;一耦合到该处理器之上层快取记忆体;一以与该处理器并联方式耦合到该处理器滙流排之下层快取记忆体;一主记忆体;一耦合到该主记忆体及该处理器滙流排之记忆体控制器,该记忆体控制器具有一控制器记忆体及控制逻辑电路,其中该控制逻辑电路回应接收到一写入要求、及该主记忆体中一指定位址之相关联资料,并且该下层快取记忆体将不服务该写入要求且该相关联资料并非一自该上层快取记忆体或该下层快取记忆体取代的修改后快取线之决定,因而该控制逻辑电路将该相关联资料储存在该控制器记忆体中;一耦合到该记忆体控制器之系统滙流排;以及一个或多个耦合到该系统滙流排之介面卡,用以接收传送到该资料处理系统之输入,并将该资料处理系统之输出显示给使用者。5.根据申请专利范围第4项之资料处理系统,其中该记忆体控制器之该控制逻辑电路又包含使资料无效之装置,用以回应该处理器对一储存在该控制器记忆体的资料之存取,而使该资料无效。6.根据申请专利范围第4项之资料处理系统,其中该控制器记忆体包含一在该记忆体控制器中之内建快的记忆体。7.一种在资料处理系统中使用之记忆体控制器,该资料处理系统包含一处理器,该处理器具有一与其相关联之分散式快取记忆体,且该资料处理系统包含一主记忆体,该记忆体控制器包含:一预取缓冲器;决定是否储存在分散式快取记忆体之装置,用以回应该处理器对资讯之一要求,而决定所要求之该资讯是否储存在该分散式快取记忆体中;决定是否储存在预取缓冲器之装置,用以回应所要求之该资讯并非储存在该分散式快取记忆体之决定,而决定所要求之该资讯是否储存在该记忆体控制器中之该预取缓冲器;传送装置,用以回应所要求之该资讯系储存在该预取缓冲器之决定,而将所要求之该资讯传送到该处理器;以及提取装置,用以回应所要求之该资讯并非储存在该预取缓冲器之决定,而为该处理器自该主记忆体提取所要求之该资讯,并将该主记忆体中与所要求的该资料相邻之额外资讯储存在该预取缓冲器中,其中该处理器对预取资讯之存取时间被尽量减少。8.根据申请专利范围第7项之记忆体控制器,其中所要求之该资讯包含至少一个指令。9.根据申请专利范围第8项之记忆体控制器,其中该记忆体控制器又包含一记忆体控制器快取记忆体,其中该决定所要求之该资讯是否储存在分散式快取记忆体之装置包含用来决定该等至少一个指令是否储存在该记忆体控制器快取记忆体之装置。10.根据申请专利范围第9项之记忆体控制器,又包含:传送装置,用以回应所要求之该资讯系储存在该记忆体控制器快取记忆体,而将该至少一个指令传送到该处理器;将包含该等至少一个指令的该记忆体控制器快取记忆体中的一快取线储存在该主记忆体中之装置;以及使该记忆体控制器快取记忆体之该快取线无效之装置。11.根据申请专利范围第8项之记忆体控制器,其中该记忆体控制器具有一指令预取缓冲器及一资料预取缓冲器,且其中该分散式快取记忆体包含至少一个上层快取记忆体,该上层快取记忆体包含一个或多个快取线长度为X位元组之快取线,该记忆体控制器又包含:使资讯无效之装置,用以回应所要求之该资讯系储存在该指令预取缓冲器之决定,而在所要求之该资讯包含X个位元组时,在将所要求之该资讯传送到该处理器之后,使储存在该指令预取缓冲器之该资讯无效;决定装置,用以回应该使该指令预取缓冲器中之该资讯无效,而决定该主记忆体中邻近该X个位元组的所要求资讯之X个位元组的资讯是否可快取;以及提取装置,用以回应该主记忆体中邻近该X个位元组的所要求资讯之X个位元组的资讯是可快取之决定,而自该主记忆体提取邻近该X个位元组的所要求资讯之该X个位元组的资讯,并将所提取的该X个位元组的资讯储存在该指令预取缓冲器中。12.根据申请专利范围第8项之记忆体控制器,其中该分散式快取记忆体包含至少一个上层快取记忆体,该上层快取记忆体包含一个或多个快取线长度为X位元组之快取线,其中为该处理器自该主记忆体提取所要求的该资讯并将该主记忆体中邻近所要求的该资料之额外资讯储存在该指令预取缓冲器之该装置包含:决定所要求之该资讯是否包含X个位元组且后续X个位元组的资讯是否可快取之装置;提取装置,用以回应所要求之该资讯包含X个位元组且后续X个位元组的资讯是可快取之决定,而自该主记忆体提取该X个位元组的所要求资讯、及该后续X个位元组的资讯;传送装置,用以将该X个位元组的所要求资讯传送到该处理器;将该后续X个位元组的资讯储存在该预取缓冲器之装置;决定X个位元组的资讯是否可快取之装置,用以回应所要求之该资讯并未包含X个位元组或该后续X个位元组的资讯并非可快取之决定,而决定该主记忆体中包含所要求的该资讯之X个位元组的资讯是否可快取;自该主记忆体提取该X个位元组的资讯之装置,用以回应该主记忆体中包含所要求的该资讯之该X个位元组的资讯是可快取之决定,而在所要求的该资讯包含少于X个位元组的资讯时,自该主记忆体提取其中包含所要求的该资讯之该X个位元组的资讯,并将自该主记忆体提取的该X个位元组的资讯储存在该预取缓冲器中;以及将所要求的该资讯传送到该处理器之装置。13.根据申请专利范围第7项之记忆体控制器,其中所要求之该资讯包含资料。14.根据申请专利范围第13项之记忆体控制器,其中该记忆体控制器又包含一记忆体控制器快取记忆体,其中该决定所要求之该资讯是否储存在分散式快取记忆体之装置包含用来决定该至少一个指令是否储存在该记忆体控制器快取记忆体之装置。15.根据申请专利范围第14项之记忆体控制器,其中该分散式快取记忆体包含至少一个上层快取记忆体,该上层快取记忆体包含一个或多个快取线长度为X位元组之快取线,该记忆体控制器又包含:传送装置,用以回应所要求的该资料系储存在该记忆体控制器快取记忆体中,而将所要求的该资料传送到该处理器;决定装置,用以决定所要求的该资料是否包含X个位元组的资料;以及储存装置,用以回应所要求的该资料包含X个位元组的资料之决定,而将包含所要求该资料的该记忆体控制器快取记忆体之一快取线储存在该主记忆体,并使该记忆体控制器快取记忆体之该快取线无效。16.根据申请专利范围第13项之记忆体控制器,其中该分散式快取记忆体包含至少一个上层快取记忆体,该上层快取记忆体包含一个或多个快取线长度为X位元组之快取线,该记忆体控制器具有一指令预取缓冲器及一资料预取缓冲器,该记忆体控制器又包含:使资讯无效之装置,用以回应所要求之该资讯系储存在该资料预取缓冲器之决定,而在所要求之该资讯包含X个位元组时,在将所要求之该资讯传送到该处理器之后,使储存在该资料预取缓冲器之该资讯无效;决定装置,用以回应使该资料预取缓冲器中之该资讯无效,而决定该主记忆体中邻近该X个位元组的所要求资讯之X个位元组的资讯是否可快取;以及提取装置,用以回应该主记忆体中邻近该X个位元组的所要求资讯之X个位元组的资讯是可快取之决定,而自该主记忆体提取邻近该X个位元组的所要求资讯之该X个位元组的资讯,并将所提取的该X个位元组的资讯储存在该资料预取缓冲器中。17.根据申请专利范围第13项之记忆体控制器,其中该分散式快的记忆体包含至少一个上层快取记忆体,该上层快取记忆体包含一个或多个快取线长度为X位元组之快取线,其中为该处理器自该主记忆体提取所要求的该资讯并将该主记忆体中邻近所要求的该资料之额外资讯储存在该预取缓冲器之该装置包含:决定所要求之该资讯是否包含X个位元组且后续X个位元组的资讯是可快取之装置;提取装置,用以回应所要求之该资讯包含X个位元组且后续X个位元组的资讯是可快取之决定,而自该主记忆体提取该X个位元组的所要求资讯、及该后续X个位元组的资讯;传送装置,用以将该X个位元组的所要求资讯传送到该处理器;将该后续X个位元组的资讯储存在该预取缓冲器之装置;决定X个位元组的资讯是否可快取之装置,用以回应所要求之该资讯并未包含X个位元组或该后续X个位元组的资讯并非可快取之决定,而决定该主记忆体中包含所要求的该资讯之X个位元组的资讯是否可快取;自主记忆体提取X个位元组的资讯之装置,用以回应该主记忆体中包含所要求的该资讯之该X个位元组的资讯是可快取之决定,而在所要求的该资讯包含少于X个位元组的资讯时,自该主记忆体提取其中包含所要求的该资讯之该X个位元组的资讯,并将自该主记忆体提取的该X个位元组的资讯储存在该预取缓冲器中;以及将所要求的该资讯传送到该处理器之装置。18.一种资料处理系统,包含:一处理器滙流排;一耦合到该处理器滙流排之处理器;一耦合到该处理器之分散式快取记忆体;一主记忆体;一耦合到该处理器滙流排及该主记忆体之记忆体控制器,该记忆体控制器包含:一预取缓冲器;决定是否储存在分散式快取记忆体之装置,用以回应该处理器对资讯之一要求,而决定所要求之该资讯是否储存在该分散式快取记忆体中;决定是否储存在预取缓冲器之装置,用以回应所要求之该资讯并非储存在该分散式快取记忆体之决定,而决定所要求之该资讯是否储存在该记忆体控制器中之该预取缓冲器;传送装置,用以回应所要求之该资讯系储存在该预取缓冲器之决定,而将所要求之该资讯传送到该处理器;以及提取装置,用以回应所要求之该资讯并非储存在该预取缓冲器之决定,而为该处理器自该主记忆体提取所要求之该资讯,并将该主记忆体中与所要求的该资料相邻之额外资讯储存在该预取缓冲器中;一耦合到该记忆体控制器之系统滙流排;以及一个或多个耦合到该系统滙流排之介面卡,用以接收传送到该资料处理系统之输入,并将该资料处理系统之输出显示给使用者。19.根据申请专利范围第18项之资料处理系统,其中该分散式快取记忆体包含一耦合到该处理器之上层快取记忆体、及一以与该处理器及该记忆体控制器并联方式耦合到该处理器滙流排之下层快取记忆体。20.根据申请专利范围第19项之资料处理系统,其中该分散式快取记忆体又包含一在该记忆体控制器中之记忆体控制器快取记忆体。图式简单说明:第一图是一根据本发明方法及系统的资料处理系统之高阶方块图;第二图是一根据本发明方法及系统的记忆体控制器之详细方块图;第三图是一本发明方法的较佳实施例之高阶逻辑流程图;第四图是采用本发明来服务指令提取要求的一记忆体控制器所用较佳方法实施例之高阶逻辑流程图;第五图是采用本发明来服务资料写入要求的一记忆体控制器所用较佳方法实施例之高阶逻辑流程图;以及第六图是采用本发明来服务资料读取要求的一记忆体控制器所用较佳方法实施例之高阶逻辑流程图。 |
